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자동으로 이득을 제어하는 고속 퓨리에 변환기 프로세서

  • 기술번호 : KST2015097026
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 회로 크기를 증대시키지 않고도, 오버플로우를 방지할 수 있는 고속 퓨리에 변환기 프로세서를 개시한다. 개시된 본 발명은 신호가 입력되는 입력 버퍼, 상기 입력 버퍼에 제공된 신호를 저장하는 메모리부, 상기 입력 버퍼에 제공된 신호를 퓨리에 변환시키는 라딕스-r 프로세서, 및 상기 메모리부와 라딕스-r 프로세서 사이에 설치되는 자동 이득 제어부를 포함한다. 상기 자동 이득 제어부는 상기 라딕스-r 프로세서에 제공되는 신호를 일정 크기로 조절함과 동시에 신호 크기를 감쇄시킬 수 있도록 소정 비트로 쉬프트시킨다. 이때, 자동 이득부는 상수 곱셈기와 신호 평균 계산 회로부를 포함하며, 비교적 큰 면적을 차지하는 상수 곱셈기는 비교적 사이즈가 작은 가산기 및 감산기로 구성하여, 회로 크기를 감축할 수 있다. FFT(Fast Fourier Transform), AGC(auto gain control), 주파수 변환
Int. CL G06F 17/14 (2006.01)
CPC G06F 17/142(2013.01)
출원번호/일자 1020030097160 (2003.12.26)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2005-0065984 (2005.06.30) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2003.12.26)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김진규 대한민국 대전광역시유성구
2 구본태 대한민국 대전광역시서구
3 엄낙웅 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 리앤목특허법인 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)
2 이해영 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)(리앤목특허법인)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2003.12.26 수리 (Accepted) 1-1-2003-0496448-80
2 선행기술조사의뢰서
Request for Prior Art Search		 2005.06.15 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2005.07.15 수리 (Accepted) 9-1-2005-0041646-08
4 의견제출통지서
Notification of reason for refusal		 2005.08.29 발송처리완료 (Completion of Transmission) 9-5-2005-0415343-89
5 지정기간연장신청서
Request for Extension of Designated Period		 2005.10.28 수리 (Accepted) 1-1-2005-5130191-76
6 지정기간연장신청서
Request for Extension of Designated Period		 2005.11.29 수리 (Accepted) 1-1-2005-0694068-02
7 거절결정서
Decision to Refuse a Patent		 2006.03.03 발송처리완료 (Completion of Transmission) 9-5-2006-0129727-66
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
신호가 입력되는 입력 버퍼; 상기 입력 버퍼에 제공된 신호를 저장하는 메모리부; 상기 입력 버퍼에 제공된 신호를 퓨리에 변환시키는 라딕스-r 프로세서; 및 상기 메모리부와 라딕스-r 프로세서 사이에 설치되는 자동 이득 제어부를 포함하며, 상기 자동 이득 제어부는 상기 라딕스-r 프로세서에 제공되는 신호를 일정 크기로 조절함과 동시에 신호 크기를 감쇄시킬 수 있도록 소정 비트로 쉬프트시키는 것을 특징으로 하는 고속 퓨리에 변환기 프로세서
2 2
제 1 항에 있어서, 상기 자동 이득 제어부는, 입력 신호의 상수값을 곱셈 연산하는 상수 곱셈기; 및 상기 상수 곱셈기에 상기 신호 크기의 평균 절대값을 제공하기 위한 신호 평균 절대값 계산 회로부를 포함하는 것을 특징으로 하는 고속 퓨리에 변환기 프로세서
3 3
제 2 항에 있어서, 상기 상수 곱셈기는, 입력 신호를 소정 비트만큼 쉬프트시키는 적어도 하나 이상의 쉬프터; 상기 쉬프터의 출력값중 어느 하나를 선택하는 멀티 플렉서; 및 상기 입력 신호 및 멀티 플렉서의 출력값을 가산 또는 감산하는 가/감산기를 포함하는 것을 특징으로 하는 고속 퓨리에 변환기 프로세서
4 4
제 2 항에 있어서, 상기 신호 평균 절대값 계산 회로는, 입력 신호가 인가되는 가산기, 및 상기 가산기의 출력이 입력되는 레지스터를 포함하며, 상기 레지스터의 출력은 상기 입력 신호와 함께 가산기에 입력되는 것을 특징으로 하는 고속 퓨리에 변환기 프로세서
5 4
제 2 항에 있어서, 상기 신호 평균 절대값 계산 회로는, 입력 신호가 인가되는 가산기, 및 상기 가산기의 출력이 입력되는 레지스터를 포함하며, 상기 레지스터의 출력은 상기 입력 신호와 함께 가산기에 입력되는 것을 특징으로 하는 고속 퓨리에 변환기 프로세서
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.