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외부의 신호와 재배열 블록에서 출력되는 신호를 입력하여 고역 및 저역 통과 필터로 동시에 출력하는 입력 인터페이스와, 상기 입력 인터페이스에서 입력된 신호에 따라 이븐 필터링 및 오드 필터링중 어느 하나를 수행하여 생성된 신호를 재배열 블록으로 출력하는 저역 통과 필터와, 상기 입력 인터페이스에서 입력된 신호에 따라 이븐 필터링 및 오드 필터링중 어느 하나를 수행하여 생성된 신호를 출력하는 고역 통과 필터와, 상기 저역 통과 필터에서 출력된 신호를 입력하여 원하는 순서로 재배열하여 입력 인터페이스로 출력하는 재배열 블록과, 상기 재배열 블록에 제어 신호를 입력하여 재배열 동작을 제어하는 제어 신호 블록과, 상기 고역 통과 필터의 출력 신호를 입력하고 필터의 연산 순서에 따라 필터 출력을 선택하는 출력 스위치로 이루어진 것을 특징으로 하는 이산 웨이브렛 변환기
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제1항에 있어서, 상기 재배열 블록은 저역 통과 필터의 출력 신호를 입력하여 제1옥타브의 연산을 수행하고, 연산 결과에 따라 신호를 저장하거나 외부로 출력하는 제1재배열 레지스터와, 상기 제1재배열 레지스터의 출력 신호를 입력하여 제2옥타브의 연산을 수행하고, 연산 결과에 따라 신호를 저장하거나 외부로 출력하는 제2재배열 레지스터와, 상기 제2재배열 레지스터의 출력 신호를 입력하여 제3옥타브의 연산을 수행하고, 연산 결과에 따라 신호를 저장하거나 입력 인터페이스로 출력하는 제3재배열 레지서터로 이루어진 것을 특징으로 하는 이산 웨이브렛 변환기
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외부의 신호와 재배열 회로에서 출력되는 신호를 입력 인터페이스에서 입력하여 고역 및 저역 통과 필터로 동시에 출력하는 제1단계와, 상기 입력 인터페이스의 신호를 입력한 저역 통과 필터에서 이븐 필터링 및 오드 필터링중 어느 하나를 수행하여 생성된 신호를 재배열 블록으로 출력하는 제2단계와, 상기 입력 인터페이스의 신호를 입력한 고역 통과 필터에서 이븐 필터링 및 오드 필터링중 어느 하나를 수행하여 생성된 신호를 출력 스위치로 출력하는 제3단계와, 상기 저역 통과 필터의 신호를 입력한 재배열 블록에서 제어 신호 블록의 제어 신호에 따라 상기 신호를 원하는 순서로 재배열하여 입력 인터페이스로 출력하는 제4단계와, 상기 고역 통과 필터의 신호를 입력한 출력 스위치에서 필터의 연산 순서에 따라 선택적으로 출력하는 제5단계로 이루어진 것을 특징으로 하는 이산 웨이브렛 변환기의 구동 방법
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제3항에 있어서, 상기 제2단게는 홀수 번째 신호를 입력하여 오드 계수와 논리곱 연산을 수행한 후 제1레지스터에 저장하는 단계와, 상기 제1레지스터에 저장된 값을 짝수 번째 신호와 이븐 계수의 논리곱 연산의 결과 값과 논리합 연산을 수행하는 단계와, 상기 논리합 연산의 수행 결과 값이 홀수일 경우 제2레지스터에 저장되는 단계와, 상기 논리합 연산의 수행 결과 값이 짝수일 경우 제3레지스터에 저장하는 단계와, 상기 제3레지스터에 저장된 값을 홀수 번째 신호와 오드 계수의 논리곱 결과 값과 논리합을 수행하는 단계와, 상기 논리합 연산의 수행 결과 값을 제4레지스터에 저장하는 단계와, 상기 제4레지스터에 저장된 값을 짝수 번째 신호와 이븐 계수의 논리곱 결과 값과 논리 합을 수행하는 단계로 이루어진 것을 특징으로 하는 이산 웨이브렛 변환기의 구동 방법
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제3항에 있어서, 상기 제4단계는 저역 통과 필터의 출력 신호를 입력한 제1재배열 레지스터에서 제1옥타브의 연산을 수행하는 단계와, 상기 제1옥타브의 연산 결과에 따라 신호를 저장하거나 제2재배열 레지스터로 출력하는 단계와, 상기 제1재배열 레지스터의 출력 신호를 입력한 제2재배열 레지스터에서 제2옥타브의 연산을 수행하는 단계와, 상기 제2옥타브의 연산 결과에 따라 신호를 저장하거나 제3재배열 레지스터로 출력하는 단계와, 상기 제2재배열 레지스터의 출력 신호를 입력한 제3재배열 레지스터에서 제3옥타브의 연산을 수행하는 단계와, 상기 제3옥타브의 연산 결과에 따라 신호를 저장하거나 입력 인터페이스로 출력하는 단계로 이루어진 것을 특징으로 하는 이산 웨이브렛 변환기의 구동 방법
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