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서로 평행하게 진공 패키징된 상판과 하판을 구비하는 전계 방출 디스플레이 소자에 있어서, 상기 상판을 이루는 제1 투명기판; 상기 제1 투명기판 상에 형성되어 전자의 방출 및 가속을 유도하는 투명전극; 상기 투명전극 상에 형성된 형광체 패턴; 상기 하판을 이루는 제2 투명기판; 상기 제2 투명기판 상에 서로 직교하게 형성되어 픽셀을 이루는 행 신호선 및 열 신호선; 상기 픽셀 내에 위치하며 상기 형광체 패턴과 마주보는 전계 에미터; 상기 전계 에미터에 연결되며 전계 방출 전류를 제어하는 제어수단; 및 상기 제어수단, 상기 행 신호선 및 열 신호선에 연결되어 디스플레이의 스캔 및 데이터 신호를 상기 제어부에 전달하는 어드레싱 수단 을 포함하는 전계 방출 디스플레이 소자
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제 1 항에 있어서, 상기 상판과 상기 하판은 그 사이에 지지대로서 역할하는 스페이서를 사이에 두고 진공 패키징 된 것을 특징으로 하는 전계 방출 디스플레이 소자
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제 1 항에 있어서, 상기 전계 에미터는, 다이아몬드, 다이아몬드상 카본, 탄소 나노튜브 중 어느 하나의 박막 또는 후막으로 이루어지는 것을 특징으로 하는 전계 방출 디스플레이 소자
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제 1 항에 있어서, 상기 제어 수단은, 상기 전계 에미터의 전계 방출 전류를 조절하는 반도체 스위칭 소자; 및 디스플레이의 데이터 신호를 보지하는 메모리 소자로 이루어지는 것을 특징으로 하는 전계 방출 디스플레이 소자
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5 |
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제 1 항에 있어서, 상기 제어 수단은, 상기 메모리 소자와 연결되는 게이트; 상기 전계 에미터에 연결되는 드레인; 및 접지되는 소스 로 이루어지는 제1 트랜지스터를 구비하는 것을 특징으로 하는 전계 방출 디스플레이 소자
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제 4 항에 있어서, 상기 메모리 소자는, 제1 전극이 상기 제1 트랜지스터의 게이트와 연결되고, 제1 전극이 접지되는 캐패시터인 것을 특징으로 하는 전계 방출 디스플레이 소자
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7 |
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제 5 항에 있어서, 상기 어드레싱 수단은, 상기 행 신호선에 연결되는 게이트; 상기 제어 수단에 연결되는 드레인; 및 상기 열 신호선에 연결되는 소스 로 이루어지는 제2 트랜지스터인 것을 특징으로 하는 전계 방출 디스플레이 소자
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제 5 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 제어 수단은 상기 제1 트랜지스터의 드레인과 상기 전계 에미터 사이에, 저항체를 더 포함하는 것을 특징으로 하는 전계 방출 디스플레이 소자
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제 8 항에 있어서, 상기 제2 투명기판 상에 각각 형성된 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트; 상기 게이트 및 상기 제2 투명기판을 덮는 게이트 절연막; 상기 게이트 절연막을 사이에 두고 각각 형성되어 그 일부가 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트와 각각중첩되는 제1 채널 및 제2 채널; 상기 제1 채널 및 상기 제2 채널 상에 각각 분리 형성된 소스 및 드레인; 상기 제1 트랜지스터의 상기 소스 상에 형성된 소스 전극; 상기 제2 트랜지스터의 소스 및 드레인 상에 각각 형성된 소스 전극 및 드레인 전극; 상기 제1 트랜지스터의 게이트와 상기 제2 박막 트랜지스터의 드레인 전극을 연결하는 연결전극; 상기 제2 투명 기판 상의 게이트 절연막 상에 형성되어 상기 제1 트랜지스터의 드레인과 연결되는 에미터 전극; 상기 에미터 전극 상에 형성된 저항체; 및 상기 저항체 상에 형성된 전계 에미터 를 포함하는 것을 특징으로 하는 전계 방출 디스플레이 소자
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제 9 항에 있어서, 상기 제1 트랜지스터의 소스와 게이트는 상기 게이트 절연막을 사이에 두고 중첩하고, 상기 제1 트랜지스터의 드레인과 상기 게이트는 중첩하지 않는 것을 특징으로 하는 전계 방출 디스플레이 소자
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제 10 항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 영역을 덮으며, 그 내부에 상기 연결전극이 통과하는 층간절연막; 및 상기 층간절연막과 각각 접하는 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 채널과 중첩되는 차광수단 을 더 포함하는 전계 방출 디스플레이 소자
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제 8 항에 있어서, 상기 제2 투명기판 상에 형성된 제1 트랜지스터 및 제2 트랜지스터 각각의 드레인, 채널 및 소스; 상기 제1 트랜지스터의 채널 및 소스 그리고 상기 제2 트랜지스터의 드레인, 채널 및 소스를 덮는 게이트 절연막; 상기 게이트 절연막 상에 형성되어 상기 제1 트랜지스터의 상기 채널 및 상기 소스와 중첩되는 상기 제1 트랜지스터의 게이트; 상기 게이트 절연막 상에 형성되어 상기 제2 트랜지스터의 상기 채널과 중첩되는 상기 제2 트랜지스터의 게이트; 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 드레인을 연결하는 연결전극; 상기 제1 트랜지스터의 드레인과 접하는 에미터 전극; 상기 에미터 전극 상에 형성된 저항체; 및 상기 저항체 상에 형성된 전계 에미터 를 포함하는 것을 특징으로 하는 전계 방출 디스플레이 소자
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13
제 12 항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 영역을 덮으며, 그 내부에 상기 연결전극이 통과하는 층간절연막 을 더 포함하는 전계 방출 디스플레이 소자
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