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아날로그 신호를 디지털 신호로 변환하는 단계; 상기 디지털 변환에 소요된 시간이 디지털 변환에 할당된 시간과 일치하는 지를 판단하는 단계; 및상기 디지털 변환에 소요된 시간이 상기 디지털 변환에 할당된 시간과 일치하지 않는 경우, 전단 증폭 시간을 조정하는 단계를 포함하는 연속 근사 아날로그 디지털 변환기의 동작 방법
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제 1 항에 있어서,상기 전단 증폭 시간을 조정하는 단계는상기 디지털 변환에 소요된 시간이 상기 디지털 변환에 할당된 시간보다 짧은 경우, 전단 증폭 시간을 증가하는 단계를 포함하는 연속 근사 아날로그 디지털 변환기의 동작 방법
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제 1 항에 있어서,상기 전단 증폭 시간을 조정하는 단계는 상기 디지털 변환에 소요된 시간이 상기 디지털 변환에 할당된 시간보다 긴 경우, 전단 증폭 시간을 감소시키는 단계를 포함하는 연속 근사 아날로그 디지털 변환기의 동작 방법
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컨트롤러; 상기 컨트롤러의 제어에 응답하여, 클럭 신호들을 발생하는 비동기 클럭 발생 회로; 및상기 클럭 신호들에 응답하여, 아날로그 신호를 디지털 신호로 변환하는 디지털 변환부를 포함하며,상기 디지털 변환부에서 상기 디지털 변환을 수행하는데 소요되는 시간이 상기 디지털 변환에 할당된 시간과 일치하지 않는 경우, 상기 컨트롤러는 상기 디지털 변환부의 전단 증폭 동작의 수행 시간을 조정하는 연속 근사 아날로그 디지털 변환기
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제 4 항에 있어서, 상기 디지털 변환부는 상기 전단 증폭 동작을 수행하며, 입력 전압들의 크기를 비교하는 비교기; 및상기 비교기에 연결되며, 상기 비교기의 비교 동작 완료 시점에 관한 정보를 상기 컨트롤러에 제공하는 변환 확인부를 포함하는 연속 근사 아날로그 디지털 변환기
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제 5 항에 있어서,상기 비교기는 지연 회로를 포함하며, 상기 컨트롤러는 상기 지연 회로의 지연 시간을 증가시킴으로써 상기 전단 증폭 동작의 수행 시간을 조정하는 연속 근사 아날로그 디지털 변환기
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제 5 항에 있어서,상기 비교기는복수의 전단 증폭기들이 다단으로 연결된 다단 증폭기;상기 다단 증폭기의 출력단에 연결된 래치;상기 복수의 전단 증폭기들로부터 출력되는 전압들을 각각 저장하는 복수의 커패시터들; 상기 복수의 전단 증폭기들의 출력단들에 각각 연결되어 상기 복수의 전단 증폭기들의 출력들에서 옵셋을 각각 제거하는 복수의 옵셋 제거 스위치들; 및상기 복수의 전단 증폭기들의 출력단에 각각 연결되어 상기 복수의 전단 증폭기들의 출력들을 각각 리셋시키는 복수의 리셋 스위치들을 포함하는 연속 근사 아날로그 디지털 변환기
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제 4 항에 있어서,상기 디지털 변환부에서 상기 디지털 변환을 수행하는데 소요되는 시간이 상기 디지털 변환에 할당된 시간과 일치하지 않는 경우, 상기 컨트롤러는 상기 클럭 신호들 중 상기 전단 증폭 시간을 제어하는 클럭 신호의 듀티비를 조정하는 연속 근사 아날로그 디지털 변환기
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제 8 항에 있어서,상기 디지털 변환부에서 상기 디지털 변환을 수행하는데 소요되는 시간이 상기 디지털 변환에 할당된 시간보다 짧은 경우, 상기 컨트롤러는 상기 전단 증폭 시간을 제어하는 클럭 신호의 듀티비를 증가시키는 연속 근사 아날로그 디지털 변환기
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제 8 항에 있어서,상기 디지털 변환부에서 상기 디지털 변환을 수행하는데 소요되는 시간이 상기 디지털 변환에 할당된 시간보다 긴 경우, 상기 컨트롤러는 상기 전단 증폭 시간을 제어하는 클럭 신호의 듀티비를 감소시키는 연속 근사 아날로그 디지털 변환기
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