입력되는 2진 데이터의 비트패턴 및 비트속도에 따라 PLL(Phase Locked Loop)의 루프(loop) 이득이 민감하게 변하지 않고 고속의 비트 속도에서도 안정되게 클럭과 데이터를 복구하는 비트동기회로에 있어서 ; 자신이 속한 비트 동기회로의 출력인 VCO 클럭 펄스(CP)의 상승천이 위상이 외부에서 입력되는 2진 데이터의 비트 단위 간격의 중앙의 앞뒤에 있는지를 입력되는 데이타의 천이 시점에서 비교하여 그 결과치인 논리레벨을 입력데이타 천이 시점에서 래치할 수 있도록 래치 클럭펄스를 출력하는 위상 및 주파수 비교수단(Phase and Frequency Comparator ; 이하, PFC라 함)(11) ; 상기 PFC(11)에 연결되어 상기 2진 입력데이타의 비트 단위 간격 중앙보다 VCO클럭펄스(CP)의 상승천이의 위상이 뒤에 있으면 제 1 출력단자(U)에서, 앞에 있으면 제2출력단자(D)에서 펄스를 발생시키는 PFC 이득조절수단(12) ; 상기 PFC 이득조절수단(12)의 제1 및 제 2 출력단자(U,D)에서 출력되는 펄스의 전압(전류)차를 저역 여파시키거나 적분하여 저역 주파수 성분만의 전압으로 출력하는 저역여파수단(14) ; 상기 저역 여파수단(14)의 출력 전압에 따라 위상 및 주파수가 변경되는 클럭펄스(CP)를 상기 PFC(11)로 출력하는 전압제어 발진수단(15) ; 및 상기 전압제어 발진수단(15)으로부터의 클럭펄스(CP)를 분주하여 상기 PFC 이득 조절수단(12)으로 출력하는 N분주수단(13)를 구비하는 것을 특징으로 하는 비트 동기회로

제1항에 있어서, 상기 위상 및 주파수 비교수단(11)은, 상기 전압제어 발진수단(15)으로부터 출력되는 클럭(CP)을 입력으로 하여 입력과 동상인 동상 클럭 펄스와, 입력과 역상인 역상클럭 펄스를 출력하는 수신수단(304) ; 상기 수신수단(304)으로부터 출력되는 동상클럭펄스를 클럭입력으로 하고 상기 2진 데이터를 데이터 입력으로 하는 제1D플립플롭(301) ; 상기 수신수단(304)으로부터 출력되는 역상 클럭펄스를 클럭입력으로 하고 외부에서 입력되는 2진 데이터를 데이터 입력으로 하는 제2D플립플롭(303) ; 상기 수신수단(304)으로부터 출력되는 역상 클럭펄스를 클럭입력으로 하고 상기 제1D플립플롭(301)의 정출력(Q1)을 데이터 입력으로 하는 제3D플립플롭(302) ; 상기 제 1 및 제2D플립플롭(301,303)의 정출력(Q1,Q3)을 입력으로 하는 배타적 부정 논리합 처리수단(306) ; 및 상기 제2 및 제3D플립플롭(303,302)의 정출력(Q3,Q2)을 입력으로 하는 배타적 논리합 및 부정 논리합 처리수단(305)을 구비하고 있는 것을 특징으로 하는 비트동기 회로

제2항에 있어서, 상기 위상 및 주파수 비교 이득 조절수단(12)은, 상기 배타적 논리합 및 부정 논리합처리 수단(305)의 출력(UD)을 데이터 입력으로 하고 상기 배타적 부정 논리합 수단(306)의 출력(UDCP)을 클럭입력으로 하는 제4D플립플롭(501) ; 상기 배타적 논리합 및 부정 논리합 수단(305)의 출력중 배타적 부정 논리합 출력(/UD)을 데이타 입력으로 하고 상기 배타적 부정 논리합 수단(306)의 출력(UDCP)을 클럭입력으로 하는 제5D플립플롭(502) ; 상기 제4D플립플롭(501)의 정출력(Q11)을 데이타 입력으로 하고 상기 N분주수단(13)의 출력(DCP)을 클럭 입력으로 하는 제6D플립플롭(503) ; 상기 제5D플립플롭(502)의 정출력(Q12)을 데이터 입력으로 하고 상기 N분주수단(13)의 출력(DCP)을 클럭입력으로 하는 제7D플립플롭(504) ; 상기 제4 및 제5D플립플롭(501,502)의 정출력(Q11,Q12)을 3입력중 2입력으로 하는 논리합 처리수단(505) ; 상기 논리합 처리수단(505)의 출력을 데이타 입력으로 하고 상기 N분주수단(13)의 출력(DCP)을 클럭 입력으로 하고 정출력(Q16)을 상기 논리합 처리 수단(505)의 나머지 일입력으로 하는 제8D플립플롭(506) ; 및 다수의 D플립플롭(511 내지 51n)으로 구성되어 상기 제8D플립플롭(506)의 정출력(Q16)을 데이타 입력단자(D21)의 입력으로 하여 각각의 정출력(Q21 내지 Q2n)을 다음 D플립플롭의 데이타입력으로 하고 상기 분주수단(13)의 출력(CDP)을 클럭입력으로 하며 출력은 상기 다수의 D플립플롭(511 내지 51n)과 제8D플립플롭(506)의 클리어 입력을 하는 쉬프트 레지스터 수단(500)을 구비하고 있는 것을 특징으로 하는 비트동기회로