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표준 라이브러리의 동기식 듀얼 포트 메모리를 이용한 선입선출 메모리 회로에 있어서, N(N>1) 개의 동기식 듀얼 포트 메모리들로 구성된 메모리 블록과, 상기 N 개의 동기식 듀얼 포트 메모리들의 읽기 어드레스를 지정하는 단일 읽기 포인터와, 상기 N 개의 동기식 듀얼 포트 메모리들의 쓰기 어드레스를 지정하는 단일 쓰기 포인터와, 상기 읽기/쓰기 어드레스에 따라 상기 N 개의 메모리들 중에서 어느 하나의 메모리를 선택하고, 소스 클럭 신호를 n(n=N, n>1) 분주된 n 개의 읽기/쓰기 클럭 신호로 생성하며, 상기 1/n 주기 차이를 갖는 n 개의 읽기/쓰기 클럭 신호를 상기 선택된 메모리부터 해당 메모리에 직접 분배하여 데이터를 입출력시키는 메모리 제어부를 포함하는 선입선출 메모리 회로
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제 1 항에 있어서, 상기 메모리 제어부는, 상기 소스 클럭 신호를 n 분주시켜 n 개의 클럭 신호를 생성시키는 클럭 분주기와, 상기 n 개의 클럭 신호를 상기 어드레스에 따라 n 개의 읽기/쓰기 클럭 신호로 분배시키는 클럭 분배기와, 상기 읽기 어드레스를 기 설정된 만큼 감산시키는 감산기와, 상기 읽기 클럭 신호에 따라 메모리들에서 출력되는 데이터들 중에서 어느 하나를 선택하기 위한 선택 신호를 출력하는 선택기를 포함하는 선입선출 메모리 회로
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제 2 항에 있어서, 상기 선입선출 메모리 회로는, 상기 선택 신호에 응답하여 상기 메모리 블록에서 출력되는 데이터들 중 선택하여 출력하는 출력 다중화기를 포함하는 선입선출 메모리 회로
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제 2 항에 있어서, 상기 n 개의 클럭 신호들은, 서로 1/n 주기 차를 갖는 것을 특징으로 하는 선입선출 메모리 회로
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제 2 항에 있어서, 상기 감산기는, 상기 읽기 어드레스 값을 “1”만큼 감산시켜 출력시키는 것을 특징으로 하는 선입선출 메모리 회로
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제 2 항에 있어서, 상기 클럭 분배기는, 상기 읽기/쓰기 어드레스 값에 따라 상기 클럭 분주기에서 생성된 n 개의 클럭 신호를 인터리브된 메모리 블록의 메모리들에게 직접 분배시키는 것을 특징으로 하는 선입선출 메모리 회로
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제 1 항에 있어서, 상기 메모리 블록은, N 개의 동기식 듀얼 포트 메모리들이 적어도 하나 이상의 짝수 번지 메모리와 홀수번지 메모리로 인터리브하게 이루어지며, 상기 읽기/쓰기 어드레스의 최하위비트를 사용하여 각각의 메모리를 선택할 수 있도록 하는 것을 특징으로 하는 선입선출 메모리 회로
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N 개의 동기식 듀얼 포트 메모리를 선입선출 동작시키는 선입선출 메모리 회로의 동작 방법에 있어서, 상기 선입선출 메모리 회로에 입력되는 소스 클럭 신호를 n 분주된 n 개의 클럭 신호로 생성하는 단계와, 상기 읽기/쓰기 포인터로부터 읽기/쓰기 어드레스를 입력받는 단계와, 상기 읽기/쓰기 어드레스에 따라 상기 N 개의 메모리들 중에서 어느 하나를 선택하는 단계와, 상기 읽기/쓰기 어드레스에 따라 1/n 주기 차이를 가지도록 상기 각각의 n 개 클럭 신호를 상기 선택된 메모리부터 해당 메모리까지 분배하여 출력하는 단계와, 상기 출력된 클럭 신호에 동기하여 데이터를 입출력시키는 단계를 포함하는 선입선출 메모리 회로의 구현 방법
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제 8 항에 있어서, 상기 선입선출 메모리 회로의 읽기 동작 시에, 상기 읽기 어드레스 값을 기 설정된 값으로 감소시킨 후에, 상기 감소된 어드레스 값을 이용하여 상기 각각의 n 개의 클럭 신호를 상기 선택된 메모리부터 해당 메모리까지 분배시키는 것을 특징으로 하는 선입선출 메모리 회로의 구현 방법
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제 8 항에 있어서, 상기 선입선출 메모리 회로의 읽기 동작 시에, 상기 읽기 어드레스 값을 기 설정된 값으로 감소시킨 후에, 상기 감소된 어드레스 값을 이용하여 상기 각각의 n 개의 클럭 신호를 상기 선택된 메모리부터 해당 메모리까지 분배시키는 것을 특징으로 하는 선입선출 메모리 회로의 구현 방법
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