| 1 |
1
삭제
|
| 2 |
2
아날로그 신호를 N비트 디지털 신호(N은 양의 정수)로 변환하는 아날로그-디지털 변환장치에 있어서,클럭 신호를 발생시키는 클럭 발생부;제어 신호에 따라 상기 클럭 신호를 제1 지연 시간만큼 지연시킨 제1 클럭 신호 내지 제K 지연 시간만큼 지연시킨 제K 클럭 신호(K는 1보다 크고 N보다 작거나 같은 양의 정수) 중 하나의 신호 출력하는 클럭 딜레이 조절부;상기 아날로그 신호 및 레퍼런스 전압을 입력받고, 두 값의 차이를 출력하는 Capacitive 디지털-아날로그 변환부;상기 클럭 딜레이 조절부의 출력에 응답하여 상기 Capacitive 디지털-아날로그 변환부의 출력이 0인지, 양수인지 또는 음수인지 여부를 판단하는 비교부; 및상기 클럭 딜레이 조절부의 출력에 응답하여 상기 비교부의 출력을 수신하여 상기 Capacitive 디지털-아날로그 변환부에 전달하고, 축차 근사 동작을 수행하여 상기 N비트 디지털 신호를 출력하는 SAR논리부를 포함하고,상기 N비트를 최상위 비트부터 K 개의 구간으로 구분하고,상기 K 개의 구간 각각은 적어도 하나의 비트를 포함하고,상기 클럭 딜레이 조절부는,상기 제어 신호에 따라 상기 제1 클럭 신호 내지 상기 제K 클럭 신호 중 하나의 신호를 상기 K 개의 구간에 대응하여 순차적으로 상기 비교부 및 상기 SAR논리부에 전달하는 아날로그-디지털 변환장치
|
| 3 |
3
제 2 항에 있어서,상기 비교부는,상기 클럭 딜레이 조절부의 출력에 응답하여 상기 Capacitive 디지털-아날로그 변환부의 출력을 증폭시키는 프리엠프(Pre-amp); 및상기 클럭 딜레이 조절부의 출력에 응답하여 상기 프리엠프의 출력이 0보다 큰 값인지 또는 작은 값인지를 판단하는 래치(Latch)를 포함하는 아날로그-디지털 변환장치
|
| 4 |
4
제 2 항에 있어서,상기 클럭 딜레이 조절부는,상기 클럭 신호를 제1 지연 시간만큼 지연시킨 제1 클럭 신호를 출력하는 제1 지연부 내지 상기 클럭 신호를 제K 지연 시간만큼 지연시킨 제K 클럭 신호를 출력하는 제K 지연부; 및상기 제어 신호에 따라 상기 제1 클럭 신호 내지 상기 제K 클럭 신호 중 하나의 신호를 선택하는 신호선택부를 포함하는 아날로그-디지털 변환장치
|
| 5 |
5
제 4 항에 있어서,상기 신호선택부는 멀티플렉스(MUX)를 포함하고,상기 제어 신호는 상기 SAR논리부에서 생성되는 아날로그-디지털 변환장치
|
| 6 |
6
아날로그 신호를 N비트 디지털 신호(N은 양의 정수)로 변환하는 아날로그-디지털 변환장치에 있어서,클럭 신호를 발생시키는 클럭 발생부;제어 신호에 따라 상기 클럭 신호를 제1 지연 시간만큼 지연시킨 제1 클럭 신호 내지 제K 지연 시간만큼 지연시킨 제K 클럭 신호(K는 1보다 크고 N보다 작거나 같은 양의 정수) 중 하나의 신호 출력하는 클럭 딜레이 조절부;상기 아날로그 신호 및 레퍼런스 전압을 입력받고, 두 값의 차이를 출력하는 Capacitive 디지털-아날로그 변환부;상기 클럭 딜레이 조절부의 출력에 응답하여 상기 Capacitive 디지털-아날로그 변환부의 출력이 0인지, 양수인지 또는 음수인지 여부를 판단하는 비교부; 및상기 클럭 딜레이 조절부의 출력에 응답하여 상기 비교부의 출력을 수신하여 상기 Capacitive 디지털-아날로그 변환부에 전달하고, 축차 근사 동작을 수행하여 상기 N비트 디지털 신호를 출력하는 SAR논리부를 포함하고,상기 K 는 2이고,상기 클럭 딜레이 조절부는 상기 제어 신호에 따라 상기 클럭 신호를 제1 지연 시간만큼 지연시킨 제1 클럭 신호 및 제2 지연 시간만큼 지연시킨 제2 클럭 신호 중 하나의 신호를 상기 비교부 및 상기 SAR논리부에 전달하는 아날로그-디지털 변환장치
|
| 7 |
7
제 6 항에 있어서,상기 N비트를 최상위 비트부터 M개(M은 N보다 작은 양의 정수)의 비트를 포함하는 MSB 구간 및 나머지 N-M개의 비트를 포함하는 LSB 구간으로 구분하고,상기 클럭 딜레이 조절부는,상기 제어 신호에 따라 상기 MSB 구간에서는 상기 제1 클럭 신호를 상기 비교부 및 상기 SAR논리부에 전달하고, 상기 LSB 구간에서는 상기 제2 클럭 신호를 상기 비교부 및 상기 SAR논리부에 전달하는 아날로그-디지털 변환장치
|
| 8 |
8
제 7 항에 있어서,상기 클럭 딜레이 조절부는,상기 클럭 신호를 제1 지연 시간만큼 지연시킨 제1 클럭 신호를 출력하는 제1 지연부;상기 제1 클럭 신호를 제2 지연 시간만큼 지연시킨 제2 클럭 신호를 출력하는 제2 지연부; 및상기 제어 신호에 따라 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 어느 하나의 신호를 선택하는 신호선택부를 포함하는 아날로그-디지털 변환장치
|
| 9 |
9
삭제
|
| 10 |
10
아날로그 신호를 N비트 디지털 신호(N은 양의 정수)로 변환하는 아날로그-디지털 변환방법에 있어서,클럭 신호를 발생시키는 단계;상기 클럭 신호를 별개의 지연 시간만큼 지연시킨 복수의 지연 클럭 신호를 출력하는 단계;상기 아날로그 신호 및 레퍼런스 전압의 차이 값을 출력하는 단계;상기 지연 클럭 신호에 응답하여 상기 차이 값이 0보다 큰 값인지 또는 작은 값인지를 판단하는 단계; 및상기 지연 클럭 신호에 응답하여 상기 판단 결과를 통해 축차 근사 동작을 수행하여 상기 N비트 디지털 신호를 출력하는 단계를 포함하고,상기 클럭 신호를 별개의 지연 시간만큼 지연시킨 복수의 지연 클럭 신호를 출력하는 단계는,제어 신호에 따라 상기 클럭 신호를 제1 지연 시간만큼 지연시킨 제1 클럭 신호 내지 제K 지연 시간만큼 지연시킨 제K 클럭 신호(K는 1보다 크고 N보다 작거나 같은 양의 정수) 중 하나의 신호를 출력하는 단계를 포함하는 아날로그-디지털 변환방법
|
| 11 |
11
제 10 항에 있어서,상기 제어 신호에 따라 상기 클럭 신호를 제1 지연 시간만큼 지연시킨 제1 클럭 신호 내지 제K 지연 시간만큼 지연시킨 제K 클럭 신호(K는 1보다 크고 N보다 작거나 같은 양의정수) 중 하나의 신호를 출력하는 단계는,상기 N비트를 최상위 비트부터 K 개의 구간으로 구분하는 단계; 및상기 제어 신호에 따라 상기 제1 클럭 신호 내지 상기 제K 클럭 신호 중 하나의 신호를 상기 K 개의 구간에 대응하여 순차적으로 출력하는 단계를 포함하는 아날로그-디지털 변환방법
|
| 12 |
12
제 11 항에 있어서,상기 제어 신호에 따라 상기 제1 클럭 신호 내지 상기 제K 클럭 신호 중 하나의 신호를 상기 K 개의 구간에 대응하여 순차적으로 출력하는 단계는,상기 클럭 신호를 제1 지연 시간만큼 지연시킨 제1 클럭 생성하는 제1 지연단계 내지 상기 클럭 신호를 제K 지연 시간만큼 지연시킨 제K 클럭 신호를 생성하는 제K 지연단계; 및상기 제어 신호에 따라 상기 제1 클럭 신호 내지 상기 제K 클럭 신호 중 하나의 신호를 선택하는 단계를 포함하는 아날로그-디지털 변환방법
|
