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제1의 전원(VDD)과 제2의 전원(VSS)사이에 제1트랜지스터(N4)와 제2트랜지스터(N5)가 배치되고, 그들의 공통 게이트에 입력되는 소정의 입력신호(DINB)를 반전시켜 구형파 구동신호(DIN)를 공통 드레인을 통해 출력하는 구동회로(3)와, 상기 구동회로(3)의 구동신호(DIN)와 소정의 기준신호(Vref)를 각각의 게이트로 인가받고, 각각의 드레인이 제1의 전원(VDD)에 연결되며, 소오스가 공통으로 연결된 제1트랜지스터(N1)과 제2트랜지스터(N2)로 이루어져, 상기 구동신호(DIN)에 의거하여 상기 제2트랜지스터(N2)의 드레인을 통해 출력단(V0)에 출력신호를 출력하는 스위치회로(2)와, 상기 스위치회로(2)의 제1트랜지스터(N1)와 제2트랜지스터(N2)의 공통 소오스와 제2의 전원(VSS) 사이에 연결되어 기준전류(I)를 제어하는 전류셀(1)로 구성된 DAC의 전류셀 스위치회로에 있어서, 상기 스위치회로(2)는 상기 제1트랜지스터(N1)의 게이트와 소오스 사이에 배치되어 상기 제2트랜지스터(N2)의 온 동작시간과 오프 동작시간을 일치시키는 그리치 제거수단을 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기의 전류셀 스위치회로
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제1항에 있어서, 상기 그리치 제거수단은 커패시터(Cc)로 구성된 것을 특징으로 하는 디지탈-아날로그 변환기의 전류셀 스위치회로
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제1항에 있어서, 상기 그리치 제거수단은 게이트가 상기 제1트랜지스터(N1)의 게이트와 연결되고, 소오스 및 드레인이 상기 제1트랜지스터(N1)의 소오스와 연결되는 제3의 트랜지스터(N6)로 구성된 것을 특징으로 하는 디지탈-아날로그 변환기의 전류셀 스위치회로
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제1의 전원(VDD)과 제2의 전원(VSS)사이에 제1트랜지스터(N4)와 제2트랜지스터(N5)가 배치되고, 그들의 공통 게이트에 입력되는 소정의 입력신호(DINB)를 반전시켜 구형파 구동신호(DIN)를 공통 드레인을 통해 출력하는 구동회로(3)와, 상기 구동회로(3)의 구동신호(DIN)와 소정의 기준신호(Vref)를 각각의 게이트로 인가받고, 각각의 드레인이 제1의 전원(VDD)에 연결되며, 소오스가 공통으로 연결된 제1트랜지스터(N1)과 제2트랜지스터(N2)로 이루어져, 상기 구동신호(DIN)에 의거하여 상기 제2트랜지스터(N2)의 드레인을 통해 출력단(V0)에 출력신호를 출력하는 스위치회로(2)와, 상기 스위치회로(2)의 제1트랜지스터(N1)와 제2트랜지스터(N2)의 공통 소오스와 제2의 전원(VSS) 사이에 연결되어 기준전류(I)를 제어하는 전류셀(1)로 구성된 DAC의 전류셀 스위치회로에 있어서, 상기 구동회로(3)는 상기 제1트랜지스터(N4)의 드레인과 상기 제2트랜지스터(N5)의 드레인의 사이에 배치되어 상기 소정의 구동신호(DIN)의 상승시간을 하강시간에 비해 지연시키는 그리치 제거수단이 포함되어 구성된 것을 특징으로 하는 디지탈-아날로그 변환기의 전류셀 스위치회로
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제4항에 있어서, 상기 그리치 제거수단은 게이트가 상기 제2의 전원(VSS)에 연결되고, 소오스가 상기 제1트랜지스터(N4)의 드레인에 연결되며, 드레인이 상기 제2트랜지스터(N5)의 드레인에 연결되는 트랜지스터(N7)인 것을 특징으로 하는 디지탈-아날로그 변환기의 전류셀 스위치회로
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