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제1항에 있어서, 상기 제3a 단계에서 상기 기판의 표면 위에 도포된 상기 폴리실리콘만을 제거할 때, 또는 상기 제3d 단계에서 Si3N4막을 선택적으로 제거할 때, 화학 기계적 연마 방법으로 하는 것을 특징으로 하는 BiCMOS 소자의 제조방법
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제1항에 있어서, 상기 제4과정이 상기 기판의 제3층에 바이폴라 트랜지스터를 형성하는 제4a 단계; 및 상기 p-웰과 상기 n-웰에 NMOS와 PMOS를 형성하는 제4b 단계로 이루어지는 것을 특징으로 하는 BiCMOS 소자의 제조방법
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제1항에 있어서, 상기 제4과정이 상기 p-웰과 상기 n-웰에 NMOS와 PMOS를 형성하는 제4c 단계; 및 상기 기판의 제3층에 바이폴라 트랜지스터를 형성하는 제4d 단계로 이루어지는 것을 특징으로 하는 BiCMOS 소자의 제조방법
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제1항 내지 제4항중의 어느 한 항에 있어서, 상기 제4a 단계와 상기 제4d 단계가, 상기 에미터/컬렉터 영역에만 남은 상기 Si3N4막을 습식식각하여 제거하고 나서, 외인성 베이스 영역의 형성을 쉽게 하기 위하여 완충 HF 용액에 상기 산화막을 습식식각함으로써 언더-크트를 형성하는 제1 스텝; 얇은 폴리실리콘막을 소정의 두께로 도포하고 나서 BF2이온으로 도핑하여 외인성 베이스 영역을 형성하는 제2스텝; 베이스 전극에서의 기생 용량을 최소화하기 위해 상기 폴리실리콘막을 건식식각하여 폴리실리콘 사이드 월 스페이서를 형성하는 제3스텝; 산화막을 소정의 두께만큼 도포한 후, 건식식각을 하여 산화막 사이드 월 스페이서를 형성함으로써 베이스 전극과 에미터/컬렉터 전극을 분리하는 제4스텝; 에미터/컬렉터의 형성을 위하여 폴리실리콘을 소정의 두께로 도포하고 As 이온으로 도핑하는 제5스텝; 보호 산화막을 소정의 두께로 도포하는 제6스텝; 및 에미터/컬렉터를 정의하고 열처리하여 폴리실리콘 내의 도펀트들이 실리콘 기판으로 확산되어 에미터와 외인성 베이스가 형성되어 바이폴라 소자를 완성하는 제7스텝으로 각가 이루어지는 것을 특징으로 하는 BiCMOS 소자의 제조과정
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제1항 내지 제4항중의 어느 한 항에 있어서, 상기 제4b 단계와 상기 제4c 단계가, MOS 소자를 형성하기 위하여 NMOS와 PMOS 각각의 게이트 부분의 Si3N4를 습식식각하여 제거하고 나서, 약하게 도핑된 드레인 구조를 형성하기 위하여 NMOS 영역의 앞으로 형성될 소스/드레인 영역의 부근에 n-이온을, PMOS 영역의 앞으로 형성될 소스/드레인 영역의 부근에 p-이온을 각각 주입하는 제1스텝; 소스/드레인 영역의 형성을 쉽게 해 주기 위하여 완충 HF 용액에 산화막을 습식식각함으로써 언더-커트를 형성하는 제2스텝; 얇은 폴리실리콘막을 소정의 두께로 도포하고 NMOS 영역은 비소 이온으로, PMOS 영역은 BF2이온으로 동시에 도핑하여 p+형 소스/드레인과 n+형 소스/드레인을 동시에 형성하는 제3스텝; 상기 제3스텝에서 도포한 얇은 폴리실리콘막을 건식식각하여 폴리실리콘 사이드 월 스페이서를 형성함으로써 소스/드레인의 면적을 줄일 뿐만 아니라 게이트와 소스/드레인의 영역이 겹치는 부분도 현저히 줄이는 제4스텝; 산화막을 소정의 두께로 도포한 후, 건식식각을 하여 산화막 사이드 월 스페이서를 형성함으로써 게이트 전극과 소스/드레인 전극을 분리하는 제5스텝; 큰 구동 전류 특성을 위하여 상기 실리콘 기판을 소정의 깊이로 식각하여 움푹 들어간 채널 형태를 형성하는 제6스텝; 문턱 전압의 조절 및 펀치-스루의 방지를 위하여 NMOS에 p형 이온을, PMOS에 n형 이온을 각각 주입하는 제7스텝; 소정의 온도에서 게이트 산화막을 소정의 두께로 성장시키는 제8스텝; 폴리실리콘을 소정의 두께로 도포하는 제9스텝; NMOS 영역에 n+이온을, PMOS 영역에 p+이온을 주입하여 게이트를 정의함으로써 NMOS 트랜지스터와 PMOS 트랜지스터를 완성하는 제10스텝으로 각각 이루어지는 것을 특징으로 하는 BiCMOS 소자의 제조방법
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6항에 있어서, 상기 제6스텝에서 상기 실리콘 기판을 식각하여 움푹 들어간 채널형태를 형성할 때, 100nm 내지 200nm 정도 식각하여 움푹 들어간 채널 형태를 형성하는 것을 특징으로 하는 BiCMOS 소자의 제조방법
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