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트렌치 게이트 모스 전력 소자를 포함한 스마트 전력 집적회로의 제조 방법

  • 기술번호 : KST2015099644
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 스마트 전력 집적 회로(Smart Power IC)용 BCD(Bipolar - CMOS - DMOS) 소자의 제조 방법을 제공하는데 그 목적이 있다.본 발명에 따르면, 이온 주입 및 확산 공정을 수행하여 실리콘 기판 상에 고전류 트렌치 게이트 DMOS(Double diffused MOS) 소자의 드레인 영역 형성, 제 1 바이폴라 트랜지스터 및 제 2 바이폴라 트랜지스터의 컬렉터 영역 형성, 제 1 고전압 LDMOS(Lateral Double diffused MOS)의 누설 전류를 감소시킬 목적으로 매몰층(2)을 형성시키는 제 1 단계; 상기 제 1 바이폴라 트랜지스터 및 제 2 바이폴라 트랜지스터의 컬렉터 직렬 저항을 감소하기 위한 매몰층, LIGBT(Lateral Insulated Gate Bipolar Transistor) 및 제너 다이오드의 매몰층, 하층 소자간의 전기적 격리를 위한 하층 아이솔레이션을 형성시키는 제 2 단계; 에피층(4)을 성장시킨 후, 상기 제 2 바이폴라 트랜지스터의 컬렉터 및 상기 트렌치 게이트 DMOS의 드레인 역할을 수행하는 싱크 접합(5), 상층 소자의 전기적 격리를 위한 상층 아이솔레이션(6), 상기 제 1 LDMOS의 제 1 웰(7), CMOS의 제 2 웰(8) 및 상기 제 1 LDMOS 드리프트 층(9)을 형성하는 제 3 단계; 상기 싱크 접합(5), 상기 상하층의 아이솔레이션, 상기 제 1 및 제 2 웰을 확산 공정을 수행한 후, 상기 제 1 및 제 2 바이폴라 트렌지스터의 베이스를 형성하는 제 4 단계; 상기 트렌치 게이트 DMOS의 채널 역할을 하는 바디를 형성하는 제 5 단계; 상기 트렌치 게이트 DMOS의 트렌치를 형성하는 제 6 단계; 상기 트렌치 게이트 DMOS의 게이트 산화막 및 다결정 실리콘 전극을 형성하는 제 7 단계; 활성 영역 정의 및 필드 산화막을 선택적으로 성장시키는 제 8 단계; 상기 CMOS, 제 1 및 제 2 LDMOS, LIGBT의 다결정 실리콘 게이트(16)와 상기 제 1 바이폴라 트랜지스터의 에미터(18), 제너 다이오드의 캐소우드 영역(19)을 형성하는 제 9 단계; 상기 CMOS, 제 1 및 제 2 LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자의 소스-드레인 영역(20)을 정의하는 제 10 단계; 및 상기 각각의 소자의 금속 배선을 형성하는 제 11 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법이 제공된다.
Int. CL H01L 27/08 (2006.01)
CPC H01L 27/0623(2013.01) H01L 27/0623(2013.01) H01L 27/0623(2013.01)
출원번호/일자 1019990056706 (1999.12.10)
출원인 한국전자통신연구원
등록번호/일자 10-0336502-0000 (2002.04.30)
공개번호/일자 10-2001-0055491 (2001.07.04) 문서열기
공고번호/일자 (20020515) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1999.12.10)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 구진근 대한민국 대전광역시중구
2 박훈수 대한민국 경상북도포항시북구
3 남기수 대한민국 대전광역시유성구
4 노태문 대한민국 대전광역시유성구
5 이대우 대한민국 대전광역시유성구
6 김상기 대한민국 대전광역시유성구
7 김종대 대한민국 대전광역시서구

대리인

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번호 이름 국적 주소
1 전영일 대한민국 광주 북구 첨단과기로***번길**, ***호(오룡동)(특허법인세아 (광주분사무소))

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 1999.12.10 수리 (Accepted) 1-1-1999-0168516-96
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
3 의견제출통지서
Notification of reason for refusal		 2001.07.27 발송처리완료 (Completion of Transmission) 9-5-2001-0200435-56
4 의견서
Written Opinion		 2001.09.27 수리 (Accepted) 1-1-2001-0249044-42
5 명세서 등 보정서
Amendment to Description, etc.		 2001.09.27 보정승인 (Acceptance of amendment) 1-1-2001-0249151-29
6 등록결정서
Decision to grant		 2002.03.12 발송처리완료 (Completion of Transmission) 9-5-2002-0081450-62
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

이온 주입 및 확산 공정을 수행하여 실리콘 기판 상에 고전류 트렌치 게이트 DMOS(Double diffused MOS) 소자의 드레인 영역 형성, 제 1 바이폴라 트랜지스터 및 제 2 바이폴라 트랜지스터의 컬렉터 영역 형성, 제 1 고전압 LDMOS(Lateral Double diffused MOS)의 누설 전류를 감소시킬 목적으로 매몰층(2)을 형성시키는 제 1 단계;

상기 제 1 바이폴라 트랜지스터 및 제 2 바이폴라 트랜지스터의 컬렉터 직렬 저항을 감소하기 위한 매몰층, LIGBT(Lateral Insulated Gate Bipolar Transistor) 및 제너 다이오드의 매몰층, 하층 소자간의 전기적 격리를 위한 하층 아이솔레이션을 형성시키는 제 2 단계;

에피층(4)을 성장시킨 후, 상기 제 2 바이폴라 트랜지스터의 컬렉터 및 상기 트렌치 게이트 DMOS의 드레인 역할을 수행하는 싱크 접합(5), 상층 소자의 전기적 격리를 위한 상층 아이솔레이션(6), 상기 제 1 LDMOS의 제 1 웰(7), CMOS의 제 2 웰(8) 및 상기 제 1 LDMOS 드리프트 층(9)을 형성하는 제 3 단계;

상기 싱크 접합(5), 상기 상하층의 아이솔레이션, 상기 제 1 및 제 2 웰을 확산 공정을 수행한 후, 상기 제 1 및 제 2 바이폴라 트렌지스터의 베이스를 형성하는 제 4 단계;

상기 트렌치 게이트 DMOS의 채널 역할을 하는 바디를 형성하는 제 5 단계;

상기 트렌치 게이트 DMOS의 트렌치를 형성하는 제 6 단계;

상기 트렌치 게이트 DMOS의 게이트 산화막 및 다결정 실리콘 전극을 형성하는 제 7 단계;

활성 영역 정의 및 필드 산화막을 선택적으로 성장시키는 제 8 단계;

상기 CMOS, 제 1 및 제 2 LDMOS, LIGBT의 다결정 실리콘 게이트(16)와 상기 제 1 바이폴라 트랜지스터의 에미터(18), 제너 다이오드의 캐소우드 영역(19)을 형성하는 제 9 단계;

상기 CMOS, 제 1 및 제 2 LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자의 소스-드레인 영역(20)을 정의하는 제 10 단계; 및

상기 각각의 소자의 금속 배선을 형성하는 제 11 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

2 2

제 1 항에 있어서,

상기 제 1 단계는,

상기 실리콘 기판에 얇은 열 산화막을 성장시키는 제 1 서브 단계;

상기 제 1 서브 단계에서 형성된 상기 열 산화막 상에 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 질화막을 증착하는 제 2 서브 단계; 및

사진 식각으로 n+ 매몰층(2)을 정의한 후, 고농도의 비소(Arsine)를 이온 주입하여 산화 분위기에서 상기 n+ 매몰층(2)을 확산시키는 제 3 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

3 3

제 1 항에 있어서,

상기 제 2 단계는,

제 1 마스크를 이용하여 선택적으로 상기 질화막을 건식 식각한 후, 고농도의 불순물을 이온 주입하여 매몰층(3) 및 하층 아이솔레이션을 동시에 형성시키는 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

4 4

제 1 항에 있어서,

상기 제 3 단계는,

상기 결과물 상에 제 2 산화막 및 제 2 질화막을 순차적으로 도포한 후, 싱크 마스크를 사용하여 싱크 영역을 정의하고, 상기 제 2 질화막을 식각하며, 불순물을 이온 주입하는 제 1 서브 단계;

아이솔레이션(6), 싱크 및 제너 다이오드의 애노우드 영역을 사진 전사 및 식각에 의하여 정의하고, 고농도 불순물을 이온 주입한 후, 상기 제 1 및 제 2 바이폴라 트랜지스터의 컬렉터 직렬 저항과 상기 트렌치 게이트 DMOS의 On-저항을 감소시키기 위하여 고온 열처리 방법으로 싱크 및 아이솔레이션 층을 동시에 확산시키는 제 2 서브 단계;

상기 제 1 및 제 2 LDMOS, CMOS 소자의 채널, 제 1 바이폴라 트랜지스터의 컬렉터 역할을 수행하는 제 1 웰(7) 및 제 2 웰(8)을 사진 전사로 정의한 다음, 각각 불순물을 이온 주입하는 제 3 서브 단계; 및

상기 제 1 LDMOS 소자의 표동 영역(Drift Region) 역할을 하는 드리프트 영역(9)을 사진 식각한 후, 불순물을 이온 주입하는 제 4 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

5 5

제 1 항에 있어서,

상기 제 4 단계는,

상기 제 1 및 제 2 웰을 고온에서 열처리를 수행한 후, 산화막을 벗기고, 다시 완충 산화막 성장과 질화막 도포 작업을 수행하는 제 1 서브 단계;

상층 아이솔레이션(6)과 하부 아이솔레이션(3)을 연결하고, 상기 제 1 바이폴라 트랜지스터의 컬렉터(8)를 상기 제 2 LDMOS 및 LIGBT의 매몰층(3)과 연결시키는 제 2 서브 단계;

사진 전사 및 식각에 의하여 상기 제 2 LDMOS의 드리프트 층(10)과 상기 제 1 바이폴라 트랜지스터의 활성 베이스 영역(10)을 정의하고, 불순물을 이온 주입하여 확산시키는 제 3 서브 단계; 및

상기 제 1 바이폴라 소자의 베이스 영역(11), 상기 트렌치 게이트 DMOS의 그라운드 영역(11) 및 LIGBT 소자의 제 2 드리프트 (11) 영역을 정의한 후, 불순물을 각각의 영역에 동시에 이온 주입하여 열처리를 수행하는 제 4 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

6 6

제 1 항에 있어서,

상기 제 5 단계는,

상기 질화막을 벗기고, 사진 전사 방법에 의하여 바디 영역(12)을 정의한 후, 불순물을 이온 주입하고 열처리에 의하여 바디 접합을 형성시키는 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

7 7

제 1 항에 있어서,

상기 제 6 단계는,

트렌치 게이트를 형성하기 위하여, 먼저 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 도포하고, 사진 전사 및 식각 작업을 수행한 후, TEOS 산화막을 마스크 층으로 하여 건식 식각하는 스마트 전력 집적 회로의 제조 방법

8 8

제 1 항에 있어서,

상기 제 7 단계는,

트렌치 게이트 식각 공정 후, 열적 산화법에 의하여 상기 트렌치 게이트 DMOS의 게이트 산화막(13)을 성장시킨 후, LPCVD 방법으로 다결정 실리콘을 증착하고, 열 도핑에 의하여 다결정 실리콘을 도핑하는 제 1 서브 단계; 및

사진 식각으로 상기 트렌치 게이트 DMOS의 게이트 전극(14)을 정의한 다음, 제 3 질화막을 LPCVD 방법으로 전면에 증착하는 제 2 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

9 9

제 1 항에 있어서,

상기 제 8 단계는,

활성 영역 마스크를 이용하여 상기 질화막을 선택적으로 건식 식각하고, 필드 산화막을 성장시킨 후, 상기 질화막을 제거하는 제 1 서브 단계; 및

상기 CMOS, 상기 제 1 및 제 2 LDMOS 채널 영역을 정의한 후, 문턱 전압(Threshold Voltage)을 조절하기 위하여 상기 채널 영역에 불순물을 이온 주입하고, 상기 제 2 LDMOS 및 CMOS 소자에 게이트 산화막 II(15-1, 15-2)을 형성시키는 제 2 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

10 10

제 1 항에 있어서,

상기 제 9 단계는,

상기 CMOS, 제 1 및 제 2 LDMOS, LIGBT의 다결정 실리콘 게이트 전극(16)을 형성하기 위하여 LPCVD 방법으로 다결정 실리콘을 증착한 후, 불순물 도핑 공정을 진행하고, 사진 전사와 건식 식각에 의하여 게이트 전극을 형성하는 제 1 서브 단계;

TEOS 산화막을 상기 결과물 상의 전면에 증착하고, 건식 식각으로 측벽 산화막(Side Wall Oxide, 17)를 형성한 후, 상기 CMOS의 LDD(Light Doped Drain) 영역을 감광막으로 정의하여, 불순물을 이온 주입 한 후, 열처리하여 LDD 접합을 형성시키는 제 2 서브 단계;

상기 제 1 및 제 2 바이폴라 트랜지스터의 전류 이득 제어를 용이하게 하고, 상기 LIGBT 및 제너 다이오드에서 불순물 재분포에 의한 불완전한 전극 형성을 방지하기 위하여 상기 제 1 바이폴라 트랜지스터의 에미터(18) 및 제너 다이오드의 캐소우드(19) 영역을 동시에 사진 전사와 건식 식각을 수행한 후, 고농도의 불순물을 이온 주입하는 제 3 서브 단계; 및

상기 제 2 바이폴라 트랜지스터의 에미터(19)와 컬렉터, 상기 LIGBT의 컬렉터 및 제너 다이오드의 캐소우드(19)를 형성하기 위하여, 사진 전사와 건식 식각을 수행하고, 고농도의 불순물을 이온 주입한 후, 열처리를 수행하는 제 4 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

11 11

제 1 항에 있어서,

상기 제 10 단계는,

상기 CMOS, 제 1 및 제 2 LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자 영역에 비소(As)를 고농도로 이온 주입하고, 동시에 제 1 바이폴라 트랜지스터의 비활성 베이스 영역(20)에 비소를 고농도로 이온 주입하는 제 1 서브 단계;

사진 작업 공정에 의하여 상기 CMOS, 제 1 및 제 2 LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자의 소스-드레인 영역(21)을 정의한 후, 상기 정의된 부분에 불순물을 고농도로 이온 주입하는 제 2 서브 단계; 및

상기 제 2 바이폴라 트랜지스터의 비활성 베이스 영역(21)에 불순물을 고농도로 이온 주입하여 열처리 공정을 수행하는 제 3 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

12 12

제 1 항에 있어서,

상기 제 11 단계는,

금속 배선이 형성된 부분에 층간 절연체 TEOS/BPSG(Boron Phosphorous Silica Glass)(22)를 증착하고, 접촉점 사진 전사 및 건식 식각을 진행하여 접촉창을 형성하는 제 1 서브 단계; 및

금속 배선으로 Al-Cu 금속을 증착하고, 필요없는 부분을 제거하여, 금속 배선(23)을 형성하는 제 2 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.