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기판 상에 제1, 제2, 및 제3 반도체층을 순차 적층하는 단계; 상기 제2 반도체층의 측면을 식각함으로써 상기 제1 반도체층과 제3 반도체층 사이에 나노갭을 형성하는 단계; 상기 나노갭이 형성된 결과물 표면에 금속막을 형성하는 단계; 상기 금속막이 형성된 결과물을 상기 기판에 수직하게 절개하여 측면에 금속막이 형성되지 않은 부분이 노출되도록 함으로써 상기 결과물의 상부와 하부를 전기적으로 단락시키는 단계; 및 상기 나노갭 부근의 단락된 두 금속막 상에 분자전자 소재를 도포하는 단계를 포함하는 것을 특징으로 하는 분자전자소자의 제조방법
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제1항에 있어서, 상기 나노갭을 형성하는 단계는 제1 반도체층 및 제3 반도체층에 대하여 상기 제2 반도체층에 대한 선택비가 높은 에천트(etchant)를 이용하는 것을 특징으로 하는 분자전자소자의 제조방법
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제1항에 있어서, 상기 기판은 절연성을 갖는 GaAs 기판인 것을 특징으로 하는 분자전자소자의 제조방법
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제1항에 있어서, 상기 제1 반도체층/제2 반도체층/제3 반도체층은 GaAs/AlAs/GaAs, GaAs/AlGaAs/GaAs, GaAs/InGaAs/GaAs, 또는 InGaAs/InP/InGaAs인 것을 특징으로 하는 분자전자소자의 제조방법
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제1항에 있어서, 상기 제1 반도체층의 두께는 1 ㎛ 내지 10 ㎛이고, 상기 제2 반도체층의 두께는 10 nm 내지 200 nm이며, 상기 제3 반도체층의 두께는 1 ㎛ 내지 10 ㎛ 인 것을 특징으로 하는 분자전자소자의 제조방법
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제1항에 있어서, 상기 제2 반도체층의 식각 깊이는 1 ㎛ 정도인 것을 특징으로 하는 분자전자소자의 제조방법
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제1항에 있어서, 상기 금속막은 Au, Ti/Au, Cr/Au 또는 Al인 것을 특징으로 하는 분자전자소자의 제조방법
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제1항에 있어서, 상기 금속막의 두께는 1 nm 내지 200 nm인 것을 특징으로 하는 분자전자소자의 제조방법
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제1항에 있어서, 상기 금속막을 형성하는 단계는, 상기 나노갭이 형성된 결과물의 상부가 위로 향하게 하여 수평면과 약 0도 내지 40도로 기울인 상태에서 금속을 증착하는 단계; 및 상기 기판을 위로 향하게 하여 수평면과 약 0도 내지 40도로 기울인 상태에서 금속을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 분자전자소자의 제조방법
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제9항에 있어서, 상기 금속을 증착하는 단계는 열증착기, 스퍼터 또는 전자빔 증착기를 이용하여 수행하는 것을 특징으로 하는 분자전자소자의 제조방법
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제1항에 있어서, 상기 분자전자 소재로는 포르피린(porphyrin), 로탁산(rotaxane), 카테난(catenane) 및 테트라-시오아세틸바이페닐(4-thioacetylbiphenyl)로 이루어지는 군에서 선택되는 어느 하나를 사용하는 것을 특징으로 하는 분자전자소자의 제조방법
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제1항에 있어서, 상기 분자전자 소재로는 포르피린(porphyrin), 로탁산(rotaxane), 카테난(catenane) 및 테트라-시오아세틸바이페닐(4-thioacetylbiphenyl)로 이루어지는 군에서 선택되는 어느 하나를 사용하는 것을 특징으로 하는 분자전자소자의 제조방법
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