외부에서 입력되는 데이터와 클럭을 입력받아 데이터의 가장자리를 나타내는 로드(LOAD) 신호를 출력하는 데이터 천이 검출 수단(11) ; 상기 데이터 천이 검출 수단(11)의 출력을 제어 신호로서 이용하여 상기 클럭을 분주하여 클럭을 생성하는 클럭 생성 수단(12) ; 상기 데이터를 입력받아 상기 클럭 생성 수단(12)에서 생성된 클럭으로 입력데이터를 래치함으로써 리 타이밍하는 리 타이밍 수단(13) ; 상기 클럭 생성 수단(12)과 리 타이밍 수단(13)의 출력을 이용하여 프레임워드를 찾아 프레임워드 동기에 따른 데이터를 출력하는 프레임 동기 수단(14) ; 및 상기 프레임 동기 수단(14)의 출력을 입력받아 논리합 처리하여 상기 데이터 천이 검출 수단(11)에 리셋 신호로 제공하는 논리합 연산 수단(15)을 구비하는 것을 특징으로 하는 PON 구조를 갖는 광가입자에 대한 데이터 전송을 위한 비트 동기 회로

제1항에 있어서, 상기 데이터 천이 검출 수단(11)은, 상기 클럭에 트리거 되며, 상기 논리합 연산 수단(15)의 출력을 리셋단자에 입력받고 상기 데이터를 입력받아 1차 지연신호를 출력하는 제1지연 수단(21) ; 상기 클럭에 트리거 되며, 상기 상기 논리합 연산 수단(15)의 출력을 리셋단자에 입력받고 상기 제1지연 수단(21)의 정출력을 입력받아 2차 지연 신호를 출력하는 제2지연 수단(22) ; 및 상기 제1 및 제2지연 수단(21,22)의 출력을 입력받아 배타적 부정논리합하여 데이터 천이 검출 신호인 로드 신호를 출력하는 배타적 부정논리합 연산 수단(23)을 구비하는 것을 특징으로 하는 PON 구조를 갖는 광가입자에 대한 데이터 전송을 위한 비트 동기 회로

제1항에 있어서, 상기 클럭 생성 수단(12)은, 상기 클럭을 입력받아 분주하는 계수 수단(25) ; 상기 계수 수단(25)의 출력을 입력받아 부정 논리곱 처리하는 부정 논리곱 연산 수단(26) ; 및 상기 부정 논리곱 연산 수단(26)의 출력과 상기 데이터 천이 검출 수단(11)의 출력을 입력받아 논리곱 처리하여 상기 계수 수단(25)에 제공하는 논리곱 연산 수단(24)을 구비하는 것을 특징으로 하는 PON 구조를 갖는 광가입자에 대한 데이터 전송을 위한 비트 동기 회로

제1항에 있어서, 상기 리 타이밍 수단(13)은, 상기 데이터를 입력받아 상기 클럭 생성 수단(12)에서 제공하는 클럭을 이용하여 리 타이밍하는 플립플롭(28)을 구비하는 것을 특징으로 하는 PON 구조를 갖는 광가입자에 대한 데이터 전송을 위한 비트 동기 회로

제1항에 있어서, 상기 프레임 동기 수단(14)은, 프레임워드를 찾으면 FF1 데이터를 디지털 논리값 ″1″로, 프레임워드를 찾지 못하면 FF1 데이터를 디지털 논리값 ″0″으로, 3번 연속하여 프레임워드를 찾으면 00F 데이터를 디지털 논리값 ″1″로 출력하고, 00F가 ″1″을 출력하는 상태에서 연속적으로 4번 프레임워드를 찾지 못하면 00F를 디지털 논리값 ″0″으로 출력하도록 구성한 것을 특징으로 하는 PON 구조를 갖는 광가입자에 대한 데이터 전송을 위한 비트 동기 회로