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입력되는 클럭의 위상을 검출하기 위한 위상 검출기, 상기 위상검출기에 연결된 마이크로 프로세서, 상기 마이크로 프로세서에 연결된 디지탈/아날로그 변환기(DAC), 상기 디지탈/아날로그 변환기(DAC)에 연결된 전압제어 발진기(VCXO)를 구비한 제1PLL(위상고정루프)과, 상기 제1PLL구조와 동일한 구조로 된 제2, 제3PLL을 구비하여 최소한의 위상차로 클럭을 공급하기 위한 회로에 있어서, 상기 제1, 제2, 제3PLL의 전압 제어 발진기(VCXO)의 세 클럭 출력 중에서, 두 출력단(Q1,Q2)의 출력을 통해 위상차를 검출할 수 있도록 두 데이이타 단자(D1,D2)와 두 클럭 단자(CP1,CP2)에 상기 제어발진기의 세 클럭출력을 두개씩 조합하여 입력받도록 연결된 제1, 제2, 및 제3D플립플롭과, 상기 제1, 제2, 및 제3D플립플롭을 통해 검출된 위상차 만큼 상기 디지탈/아날로그 변환기(DAC)로의 입력 신호를 변경하여 상기 위상차를 보정하기 위한 위상차 보정 수단을 더 포함하고 있는 것을 특징으로 하는 위상차 보정회로
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입력되는 클럭의 위상을 검출하기 위한 위상 검출기, 상기 위상 검출기에 연결된 마이크로 프로세서, 상기 마이크로 프로세서에 연결된 디지탈/아날로그 변환기(DAC), 상기 디지탈/아날로그 변환기(DAC)에 연결된 전압 제어 발진기(VCXO)를 구비한 제1PLL과, 상기 제1PLL구조와 동일한 구조로된 제2, 제3PLL을 구비한 미세 위상차 보정회로에 적용되는 미세 위상차 보정방법에 있어서, 현재의 PLL이 주 PLL인가, 종속 PLL인가를 확인하여 주 PLL인 경우는 미세 위상차 검출기능의 수행을 중단하며 종속 PLL인 경우 동작 모우드를 확인하여 정상 모우드가 아닌 경우에는 수행을 중단하며 정상 모우드로 동작되는 경우 미세 위상차 검출 데이타를 읽어서 주, 조속 PLL의 위상이 일치하는 경우에는 미세 위상차를 제어할 필요가 없으므로 미세 위상차 검출을 중단하고 주, 종속 PLL의 위상이 일치하지 않는 경우 1초 이내에 주 PLL에 대한 종속 PLL의 위상이 빠르고 느림의 변화를 조사하여 기록하고 계속하여 빠르거나 느린 상태를 유지할 경우 유지 시간을 계산하고 끝내는 제1단계, 상기 종속 PLL에서 위상차 데이타가 DACW 1비트 위상차 데이타 발생 허용 최소기간 동안 계속해서 ＂제로＂상태를 유지하지 못하는 경우에 즉시 이 기능의 수행을 멈추는 제2단계, 시스템 공급 클럭으로 선택된 주 전압제어 발진기(VCXO)의 출력을 조절하는 상기 디지탈/아날로그 변환기의 입력신호의 변경을 감기하여 발생 변경이 발생한 그 주기 동안은 미세 위상차 제어 기능을 수행하지 않고 주 PLL의 상기 디지탈/아날로그 변환기의 입력신호만 누적하고서 수행을 중단하는 제3단계, 죽 PLL의 상기 디지탈/아날로그 변환기의 입력신호가 변하지 않고 종속 PLL의 위상차 데이타가 연속해서 일정시간동안 ＂제로＂상태로 유지되는 안정된 클럭에 대하여 제2소정주기로 수행되는 미세위상차 검출 데이타 분석 결과를 이용하여 주 PLL에 대한 종속 PLL의 위상이 빠르거나 느린 경우 1초와 4초 주기로 미세 위상 조정을 수행하게 되는데 4초가 지나는 동안 계속해서 주 PLL에 대하여 종속 PLL의 출력이 빠르거나 느리게 되는 경우 이 변동과 반대 방향으로 위상 이동을 수행하는 제4단계, 1초 주기내에서 소정주기 미다 읽어 들인 미세 위상차 데이타의 출력 레벨이 ＂H＂상태에서 ＂L:상태로의 변경이 발생한 경우 이는 출력 주파수의 위상이 주 VCXO의 출력 주파수에 비하여 빠르게 동작되는 상태이므로 느리게 되도록하며 'L'상태에서 'H'상태로의 변경이 발생한 경우 출력 주파수의 위상이 느리게 동작되는 상태이므로 빠르게 되도록 위상을 보정하는 제5단계로 구성된 것을 특징으로 하는 미세 위상차 보정 방법
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