비동기 입력 데이터를 어느 한 입력으로 하는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호 및 제1기준 클럭신호를 각각 입력으로 하는 제2낸드게이트와, 상기 제1낸드게이트 및 상기 제2낸드게이트의 출력신호를 각각 입력으로 하며, 출력되는 신호를 상기 제1낸드게이트의 다른 한 입력단자로 공급하도록 하는 제3낸드게이트와, 상기 제1낸드게이트의 출력신호를 입력으로 하며, 입력되는 제2기준 클럭신호에 따라 동기신호를 출력하도록 하는 디-래치회로로 구성된 것을 특징으로 하는 동기화 회로

제1항에 있어서, 상기 동기화 회로는 상기 디-래치 회로의 출력단에 연결되어 상기 디-래치회로의 출력신호를 반전시켜 안정된 동기신호를 출력하기 위한 인버터 회로를 더 포함하는 것을 특징으로 하는 동기화 회로

비동기 입력 데이터를 어느 한 입력으로 하는 익스클루시브 오알게이트와, 상기 익스클루시브 오알게이트의 출력신호를 어느 한 입력으로 하는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호 및 제1기준 클럭신호를 각각 입력으로 하는 제2낸드게이트와, 상기 제1낸드게이트 및 상기 제2낸드게이트의 출력신호를 각각 입력으로 하며, 출력되는 신호를 상기 제1낸드게이트의 다른 한 입력단자로 공급하도록 하는 제3낸드게이트와, 상기 제1낸드게이트의 출력신호를 어느 한 입력으로 하는 익스클루시브 노아게이트와, 상기 익스클루시브 노아게이트의 출력신호를 입력으로 하며, 입력되는 제2기준 클럭신호에 따라 동기신호를 출력하도록 하고, 상기 출력되는 동기신호를 상기 익스클루시브 오알게이트 및 상기 익스클루시브 노아게이트의 다른 한 입력단자로 각각 공급하도록 하는 디-플립플롭 회로로 구성된 것을 특징으로 하는 동기화 회로