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멀티 칩 모듈 기판 제조공정에서 전기 도금에 의한 금속배선 제조 방법

  • 기술번호 : KST2015101261
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은, 멀티 칩 모듈 기판의 금속배선 형성을 위한 전기 도금공정에서 금속배선 제조 방법으로서, 상기 기판의 표면에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막의 표면에 시드금속을 형성하는 단계와, 상기 시드금속의 표면에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막의 표면에 감광막을 형성하는 단계와, 상기 감광막을 도금할 부분에 대응하여, 패터닝하고, 상기 패터닝된 표면을 노광 및 현상하는 단계와, 상기 도금할 패턴에 대응하여, 상기 감광막의 불필요한 부분을 제거하는 단계와, 상기 감광막 영역을 제외한 영역의 상기 제 2 절연막을 제거하는 단계와, 상기 시드금속의 드러난 표면에 전도체 물질로 전기 도금하는 단계와, 적층된 상기 감광막, 상기 제 2 절연막, 및 상기 시드금속을 제거하는 단계로 이루어진다.
Int. CL H01L 21/28 (2006.01)
CPC H01L 21/76877(2013.01) H01L 21/76877(2013.01) H01L 21/76877(2013.01) H01L 21/76877(2013.01) H01L 21/76877(2013.01)
출원번호/일자 1020000003865 (2000.01.27)
출원인 한국전자통신연구원
등록번호/일자 10-0530737-0000 (2005.11.17)
공개번호/일자 10-2001-0076614 (2001.08.16) 문서열기
공고번호/일자 (20051128) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2004.01.08)
심사청구항수 9

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 주철원 대한민국 대전광역시유성구
2 이상복 대한민국 대전광역시유성구
3 이영민 대한민국 대전광역시유성구
4 박성수 대한민국 대전광역시유성구
5 현석봉 대한민국 대전광역시유성구
6 송민규 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 전영일 대한민국 광주 북구 첨단과기로***번길**, ***호(오룡동)(특허법인세아 (광주분사무소))

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2000.01.27 수리 (Accepted) 1-1-2000-0015332-86
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
4 명세서 등 보정서
Amendment to Description, etc.		 2004.01.08 보정승인 (Acceptance of amendment) 1-1-2004-0006824-75
5 출원심사청구서
Request for Examination		 2004.01.08 수리 (Accepted) 1-1-2004-0006817-55
6 선행기술조사의뢰서
Request for Prior Art Search		 2005.08.16 수리 (Accepted) 9-1-9999-9999999-89
7 선행기술조사보고서
Report of Prior Art Search		 2005.09.15 수리 (Accepted) 9-1-2005-0058426-57
8 등록결정서
Decision to grant		 2005.09.23 발송처리완료 (Completion of Transmission) 9-5-2005-0466937-73
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
멀티 칩 모듈 기판의 금속배선 형성을 위한 전기 도금공정에서 금속배선 제조 방법으로서, 상기 기판의 표면에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막의 표면에 시드금속을 형성하는 단계와, 상기 시드금속의 표면에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막의 표면에 감광막을 형성하는 단계와, 도금할 부분에 대응하여 상기 감광막을 패터닝하고, 상기 패터닝된 표면을 노광 및 현상하는 단계와, 상기 도금할 부분에 대응하여 상기 감광막의 불필요한 부분을 제거하는 단계와, 상기 감광막 영역을 제외한 영역의 상기 제 2 절연막을 제거하는 단계와, 상기 시드금속의 드러난 표면에 전도체 물질로 전기 도금하는 단계와, 적층된 상기 감광막, 상기 제 2 절연막, 및 상기 시드금속을 제거하는 단계 를 포함하는 멀티 칩 모듈 기판 제조공정에서 전기 도금에 의한 금속배선 제조 방법
2 2
제 1 항에 있어서, 상기 제 1 절연막은, 폴리머인 것을 특징으로 하는 멀티 칩 모듈 기판 제조공정에서 전기 도금에 의한 금속배선 제조 방법
3 3
제 1 항에 있어서, 상기 시드금속은, Ti/Cu로서 스퍼터링 방법으로 각각 1000/3000Å의 두께로 형성된 것을 특징으로 하는 멀티 칩 모듈 기판 제조공정에서 전기 도금에 의한 금속배선 제조 방법
4 4
제 1 항에 있어서, 상기 제 2 절연막은, Si3N4로서 0
5 5
제 4 항에 있어서, 상기 0
6 6
제 4 항에 있어서, 상기 Si3N4은, PECVD 방법으로 형성되는 것을 특징으로 하는 멀티 칩 모듈 기판 제조공정에서 전기 도금에 의한 금속배선 제조 방법
7 7
제 4 항에 있어서, 상기 Si3N4은, 250℃의 온도에서 형성되는 것을 특징으로 하는 멀티 칩 모듈 기판 제조공정에서 전기 도금에 의한 금속배선 제조 방법
8 8
제 1 항에 있어서, 상기 감광막은, 5㎛의 두께로 형성된 것을 특징으로 하는 금속배선 제조 방법
9 9
제 1 항에 있어서, 상기 전기 도금 단계는, 전도체 물질로서 구리를 사용하여 3㎛의 두께만큼 전기 도금하는 것을 특징으로 하는 멀티 칩 모듈 기판 제조공정에서 전기 도금에 의한 금속배선 제조 방법
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패밀리정보가 없습니다
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