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n-기판/산화막/p-기판으로 이루어진 SOI 기판의 상기 n-기판에 다수의 n+ 매몰층 및 p+ 매몰층을 각각 형성한 후 전체 상부면에 n_ 에피층을 형성하는 단계와, 상기 n_ 에피층에 다수의 p웰, n웰 및 제 1 p 드리프트 영역을 각각 형성한 후 상기 n_ 에피층에 다수의 소자격리 영역을 형성하는 단계와, 상기 n_ 에피층에 다수의 n+ 싱크 영역, 바이폴라 npn트랜지스터의 제 1 p 활성 베이스 영역을 형성하고, 같은 공정으로 LIBGT 및 고전압 NMOS소자의 n 웰에 제 2 p 드리프트 영역을 형성하는 단계와, 상기 p 웰에 종형 바이폴라 pnp 트랜지스트의 n 활성 베이스 영역을 형성하고, LIBGT, LDPMOS 및 고전압 PMOS 소자의 p 웰에 n 드리프트 영역을 형성하는 단계와, 상기 제 1 p 활성 베이스 영역에 n 활성 에미터 영역을 형성한 후 전체 상부면에 게이트 산화막을 형성하는 단계와, 상기 n- 에피층에 제 2 p 활성 베이스 영역을 형성한 후 고속 바이폴라 소자의 에미터 전극을 형성하고, 상기 게이트 산화막상에 게이트 전극을 형성하는 단계와, n+형 불순물 주입 및 p+형 불순물 주입 공정을 실시하여 다수의 접합부를 형성한 후 전체 구조상에 보호막을 도포하고 금속 배선 형성 공정을 실시하는 단계에 의해 상기 SOI 기판상에 pnp 바이폴라 소자, npn 바이폴라 소자, 고속 npn 바이폴라 소자, NMOS 소자, PMOS 소자, VDMOS 소자, LIGBT 소자, LDPMOS 소자, 제너 다이오드, 고전압 NMOS 소자, 고전압 PMOS 소자 및 핀치 저항이 하나의 칩을 구현하도록 형성되는 것을 특징으로 하는 스마트 전력집적회로의 제조 방법
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제 1 항에 있어서, 상기 p 웰은 상기 pnp 바이폴라 소자, NMOS 소자, VDMOS 소자의 소오스, LIGBT 소자의 소오스, 제너 다이오드 및 고전압 NMOS 소자가 형성될 지역에 형성되고, 상기 n 웰은 PMOS 소자, LDPMOS 소자의 소오스 및 고전압 PMOS 소자가 형성될 지역에 형성되며, 상기 제 1 p 드리프트 영역은 상기 LDPMOS 소자의 드레인 및 핀치 저항이 형성될지역에 형성되는 것을 특징으로 하는 스마트 전력집적회로의 제조 방법
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제 1 항에 있어서, 상기 소자격리 영역은 깊은 트랜치형 소자격리 영역, 얕은 트랜치형 소자격리 영역 및 필드 산화막으로 구분되며, 상기 깊은 트랜치형 소자격리 영역은 상기 소자들이 형성될 지역들 사이에 형성되고, 상기 얕은 트랜치형 소자격리 영역은 상기 npn 바이폴라 소자의 콜렉터, 고속 npn 바이폴라 소자의 콜렉터 및 VDMOS 소자의 드레인이 형성될 지역 주변에 형성되어 상기 깊은 트랜치형 소자격리 영역과 함께 이중 트랜치형 소자격리 영역을 이루는데, 상기 깊은 트랜치형 소자격리 영역 및 얕은 트랜치형 소자격리 영역 각각은 트랜치 내부에 다결정 실리콘막을 매립한 후, 상기 다결정 실리콘막상에 필드 산화막을 형성하여 이루어지는 것을 특징으로 하는 스마트 전력집적회로의 제조 방법
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