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입력 클럭 및 기준 클럭에 기초된 디지털 비트를 출력하는 TDC(Time-to-Digital converter);를 포함하고,상기 TDC는,상기 입력 클럭 및 상기 기준 클럭 사이의 위상차를 제1 평균 offset으로 보상하여 제1 논리값을 출력하는 제1 아비터 그룹(arbiter group);상기 입력 클럭 및 상기 기준 클럭 사이의 위상차를 제2 평균 offset으로 보상하여 제2 논리값을 출력하는 제2 아비터 그룹(arbiter group); 및상기 제1, 2 논리값을 기초로 상기 디지털 비트를 출력하는 신호처리부;를 포함하는 디지털 위상 고정 루프
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제 1 항에 있어서,상기 제1, 2 아비터 그룹 각각은,적어도 2 이상의 플립플롭 또는 래치를 포함하는 디지털 위상 고정 루프
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제 1 항에 있어서,상기 제1, 2 아비터 그룹 각각은,적어도 2 이상의 플립플롭 또는 래치를 포함하고,상기 적어도 2이상의 플립플롭 또는 래치 중 적어도 하나는,다른 하나와 다른 offset을 갖는 디지털 위상 고정 루프
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제 1 항에 있어서,상기 제1 평균 offset은,상기 제2 평균 offset과 다른 디지털 위상 고정 루프
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제 1 항에 있어서,상기 제1 아비터 그룹은,복수의 플립플롭을 포함하고,상기 복수의 플립플록 각각은,상기 입력 클럭과 상기 기준 클럭 사이의 위상차를 설정된 offset으로 보상하며, 상기 제1 논리값을 상기 신호처리부로 전달하는 디지털 위상 고정 루프
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제 1 항에 있어서,상기 제2 아비터 그룹은,복수의 플립플롭을 포함하고,상기 복수의 플립플록 각각은,상기 입력 클럭과 상기 기준 클럭 사이의 위상차를 설정된 offset으로 보상하며, 상기 제2 논리값을 상기 신호처리부로 전달하는 디지털 위상 고정 루프
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제 1 항에 있어서,상기 제2 아비터 그룹에 입력되는 상기 입력 클럭을 위상 지연시키는 위상 지연부;를 포함하는 디지털 위상 고정 루프
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제 1 항에 있어서,상기 신호처리부는,상기 제1, 2 논리값을 가산하는 덧셈기; 및상기 덧셈기에서 가산된 상기 제1, 2 논리값에 대한 역함수 신호처리하여 양자화 지연된 상기 디지털 비트를 출력하는 역함수 신호 처리부;를 포함하는 디지털 위상 고정 루프
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