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클럭 동기 회로, 데이터 복원 회로, 클럭 주파수 체배기 또는 주파수 합성기 등에 사용될 수 있는 클럭 동기 회로로서, 인가되는 외부 클럭(eclk)과 내부 클럭(iclk)을 비교해서 그 위상차를 검출하여 출력하는 위상 주파수 검출기(PFD)와, 상기 위상 주파수 검출기(PFD)의 출력 신호를 전압 콘트롤 신호(vctl)로 변환하는 충전 펌프(CP)와, 루프 필터와, 상기 콘트롤 신호(vctl)에 따라서 외부 클럭(eclk)을 지연시켜서 출력하는 전압 제어 지연 회로(VCDL)로 이루어진 아날로그 회로부와; 다수개의 고정 단위 지연 셀(FDC)로 이루어지며, 상기 외부 클럭(eclk)의 상승 에지가 입력되면 TDC(Time to Digital Converter)를 진행하여 다음의 외부 클럭(eclk)의 상승 에지 입력시 상기 전압 제어 지연 회로(VCDL)의 출력 클럭의 TDC 진행 거리를 DTC(Digital to Time Converter)로 전달하여 상기 외부 클럭(eclk)으로부터 전압 제어 지연 회로(VCDL)의 클럭이 발생하기 까지의 지연 시간을 상기 고정 단위 지연 셀(FDC)의 연결로 동기시켜서 상기 내부 클럭(iclk)을 발생하는 고정 지연 회로(FDL)로 이루어진 디지털 회로부를 포함하여, 상기 디지털 회로부를 이용하여 초기 클럭을 동기시킨 후, 상기 아날로그 회로부를 이용하여 미세하게 클럭을 동기시키는 것을 특징으로 하는 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로
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제 1 항에 있어서, 상기 고정 지연 회로(FDL)는 상기 전압 제어 지연 회로(VCDL)의 출력 클럭을 드라이브하여 출력(dclk)하는 클럭 드라이브(Monitor)와, 상기 클럭 드라이브(Monitor)의 출력 클럭(dclk)을 2분주하여 출력(pclk)하는 DFF와, 상기 출력 클럭(dclk)과 외부 클럭(eclk)에 의거하여 외부 클럭(eclk)의 두 번째 상승 에지에서 클럭(mclk)을 발생하는 MCG를 이용하며, 클럭(mclk)에 의해 TDC(Time to Digital Converter)에서 측정된 지연시간이 DTC(Digital to Time Converter)로 전달되어 내부 클럭(iclk)이 외부 클럭(eclk)의 2 사이클 후에 외부 클럭(eclk)과 동기되는 것을 특징으로 하는 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로
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제 1 항 또는 제 2 항에 있어서, 상기 고정 단위 지연 셀(FDC)은 차동 구조의 인버터, 또는 NOR 게이트와 인버터, 또는 NAND 게이트와 인버터, 또는 인버터와 인버터 중에서 택일하여 구성한 것을 특징으로 하는 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로
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제 2 항에 있어서, 상기 MCG에서 클럭(mclk)이 발생되어 상기 TDC에서 초기 지연시간을 측정하고, 동시에 상기 DFF를 리셋시켜 상기 TDC의 동작을 정지시켜서 소비 전력을 저감시킬 수 있도록 한 것을 특징으로 하는 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로
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제 1 항 또는 제 2 항에 있어서, 1/2 Vcc 발생기를 더 포함하여, 전체 회로가 동작하지 않을 경우에는 상기 1/2 Vcc 발생기를 상기 루프 필터에 연결하여 상기 콘트롤 신호(vclk)를 1/2 Vcc로 유지하고, 동작 후 상기 고정 지연 회로(FDL)의 MCG에서 mclk이 발생하는 경우 상기 루프 필터와의 연결을 끊고 상기 충전 펌프(CP)에 의해 상기 콘트롤 신호(vclk)를 변화시켜 클럭의 동기가 초기 고정 지연에 의한 지연 시간 보상 작용에 의해 1/2 Vcc 근처에서 동작하도록 한 것을 특징으로 한 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로
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제 1 항에 있어서, 발생된 상기 내부 클럭(iclk)을 검출하는 내부 클럭 발생기(ID)를 더 포함하여, 상기 내부 클럭(iclk)이 발생하기 전에는 상기 위상 주파수 비교기(PFD)가 동작하지 않도록 리셋시켜서 상기 충전 펌프(CP)가 상기 루프 필터를 충방전하는 동작을 수행하지 않도록 하여 상기 콘트롤 신호(vctl)이 1/2 Vcc로 유지되게 하며 이후 상기 고정 지연 회로(FDL)에서 초기 지연 시간이 측정되어 상기 내부 클럭(iclk)이 발생하면 상기 위상 주파수 비교기(PFD)를 동작시키도록 하는 것을 특징으로 한 빠른 클럭 동기 시간과 작은 지터 특성을 갖는 클럭 동기 회로
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