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총 제어규칙의 갯수를 저장하는 규칙수 레지스터, 규칙수부터 0까지를 계수하는 규칙계수기와, 제어기의 입력을 저장하는 입력레지스터, 상기 규칙계수기 및 입력레지스터의 출력을 주소로 하고 데이타 출력은 소속함수값이 되는 규칙/소속함수 메모리, 앞 모듈의 입ㆍ출력과 상기 규칙/소속함수 메모리의 출력인 소속함수값과의 최소연산을 하는 최소연산기를 지니는 복수개의 IF 모듈과, 총 제어규칙의 갯수를 저장하는 규칙수 레지스터, 규칙수부터 0까지를 계수하는 규칙계수기, 출력 소속함수의 양자화 갯수를 지정하고 출력소속함수의 정의역의 원소별로 출력 소속함수값을 계산하기 위한 계수기로 동작하는 양자화 갯수 레지스터 및 전체 집합 계수기, 상기 규칙계수기 및 입력레지스터의 출력을 주소로 하고 데이타 출력은 소속함수값이 되는 규칙/소속함수 메모리, 앞 모듈의 적합도값과 상기 규칙/소속함수 메모리의 출력인 소속함수값과의 최소연산을 하는 최소연산기, 최대값으로 취해진 새로운 출력함수값을 저장하는 출력 소속함수 메모리, 출력 소속함수가 최종 제어기 출력으로 변환되는 비퍼지화 회로인 덧셈기/나눗셈기를 지니는 복수개의 THEN 모듈을 구비한 디지탈 퍼지추론을 전용회로용의 병렬 처리 퍼지논리 제어기 구조에 있어서, 상기 IF 모듈은 앞 모듈의 적합도값을 전달받아 저장하고 최소연산기로 출력하는 알파 입력레지스터와, 최소연산기의 출력값을 저장하여 다음 모듈로 출력하는 알파 출력레지스터를 포함하며, 상기 THEN 모듈은 앞 모듈의 적합도값을 전달받아 저장하고 최소연산기로 출력하는 알파 입력레지스터를 포함하며, 상기 두가지 모듈을 케스케이드로 연결하여 입출력 확장 및 제어규칙 확장을 하도록 된 것을 특징으로 하는 무한 확장기능을 갖는 병렬처리 퍼지논리 제어기 구조
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제1항 또는 제2항에 있어서, 상기의 최소연산기가 1개 이상의 D-플립플롭, 1개 이상의 논리합 게이트, 1개 이상의 논리곱 게이트 및 논리부정 게이트를 1개의 단위로 하는 순차최소화 회로를 구성하거나 이중 논리합은 논리곱으로, 논리곱은 논리합으로, 클리어는 프리셋트로 바꾸어 순차최대화 회로를 구성한 것을 특징으로 하는 무한 확장기능을 갖는 병렬처리 퍼지논리 제어기 구조
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