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L 비트의 스텝 크기 신호(Quant), M 비트의 양자화 입력 신호(Tcoeff), 및 N+1 비트의 역양자화 입력 신호(Level)을 수신하여 양자화 처리 및 역양자화 처리를 선택적으로 수행하기 위한 양자화/역양자화 공유 처리기에 있어서, 양자화 처리 및 역양자화 처리 중의 하나를 나타내는 처리 제어 신호를 발생시키기 위한 제어부; 상기 제어부로부터의 처리 제어 신호에 응답하여, 상기 양자화 입력 신호를 양수로 변환하여 부호 변환된 양자화 입력 신호를 출력하기 위한 양자화 입력 처리수단; 상기 제어부로부터의 처리 제어 신호에 응답하여, 상기 역양자화 입력 신호를 양수로 변환하여 부호 변환된 역양자화 입력 신호를 출력하기 위한 역양자화 입력 처리 수단; 상기 제어부에 접속되어 상기 처리 제어 신호가 양자화 처리를 나타내는 경우에 상기 스텝 크기 신호를 음수로 변환하고, 상기 처리 제어 신호가 역양자화 처리를 나타내는 경우에 상기 스텝 크기 신호를 양수로 변환하여 부호 변환된 스텝 크기 신호를 출력하기 위한 스텝 크기 처리 수단; 상기 제어부로부터의 처리 제어 신호에 응답하여, 상기 부호 변환된 스텝 크기 신호를 각각 0 비트 내지 N 비트만큼 시프트시키고 상기 L, M 및 N에 따라 결정되는 비트 수만큼 부호 비트를 확장시킨 제1 내지 제N+1 시프트 신호를 발생시키기 위한 수단, 상기 처리 제어 신호가 역양자화 처리를 나타내는 경우에 상기 제1 내지 제N+1 시프트 신호 각각을 상기 부호 변환된 역양자화 입력 신호의 대응되는 비트에 따라 변경하기 위한 제1 내지 제N+1 변경 수단, 상기 제1 내지 제N-1 시프트 신호를 각각 N-1 클럭 내지 1 클럭 지연시켜 출력하고 상기 제 N 및 제N+1 시프트 신호를 0 클럭 지연시켜 출력하기 위한 스프트 신호 지연 수단을 구비하는 접속 처리부; 상기 제어부로부터의 처리 제어 신호에 응답하며, 상기 처리 제어 신호가 양자화 처리를 나타내는 경우에 상기 부호 변환된 양자화 입력 신호에 상기 지연된 상기 지연된 제1 내지 제N 시프트 신호를 상기 지연된 제N 시프트 신호로부터 순차로 더한 각각의 결과 값의 MSB에 따라 결정되는 값들을 각각 N 클럭 내지 1 클럭 지연시킨 제1 연산값을 출력하며, 상기 처리 제어 신호가 역양자화 처리를 나타내는 경우에 상기 지연된 제1 내지 제N+1 시프트 신호를 순차적으로 누적한 제2 연산값을 출력하는 연산부; 상기 양자화 입력 신호의 부호에 따라 상기 제1 연산값의 부호를 결정하기 위한 양자화 출력 처리 수단; 및 상기 역양자화 입력 신호의 부호에 따라 상기 제2 연산값의 부호를 결정하기 위한 역양자화 출력 처리 수단을 포함하는 것을 특징으로 하는 양자화/역양자화 공유 처리기
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제1항에 있어서, 상기 접속 처리부의 상기 제1 내지 제N+1 변경 수단은 상기 제어부로부터의 처리 제어 신호에 응답하며, 상기 처리 제어 신호가 양자화 처리를 나타내는 경우에 각각의 비트가 모두 1인 N+1 비트 신호를 출력하고 상기 처리 제어 신호가 역양자화 처리를 나타내는 경우에 상기 부호 변환된 역양자화 입력 신호를 출력하는 접속 처리부 멀티플렉서, 및 상기 접속 처리부 멀티플렉서 출력의 각각의 비트를 각각 자신의 제1 입력으로 수신하는 제1 내지 제N+1 AND 논리 수단을 구비하는 것을 특징으로 하는 양자화/역양자화 공유 처리기
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제2항에 있어서, 상기 접속 처리부의 상기 시프트 신호 지연 수단은 각각의 상기 접속 처리부 멀티플렉서의 상위 N-1번째 비트 내지 1번째 비트와 각각의 상기 제N-1 내지 제1 AND 논리 수단의 제1 입력 사이에 각각 삽입 설치되며 1클럭 내지 N-1 클럭의 지연을 가지는 제1 내지 제N-1 비트 지연 수단, 및 상기 제1 내지 제N-1 AND 논리 수단의 제2 입력에 상기 부호 변환된 스텝 크기 신호를 각각 N-1클럭 내지 1클럭의 지연시켜 입력하고 상기 제N 및 제N+1 AND 논리 수단의 제2 입력에 상기 부호 변환된 스텝 크기 신호를 그대로 입력하기 위한 제1 내지 제N+1 스텝 크기 지연 수단을 구비하는 것을 특징으로 하는 양자화/역양자화 공유 처리기
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제3항에 있어서, 상기 접속 처리부의 상기 제1 내지 제N+1 시프트 신호 발생 수단은 상기 제1 내지 제N+1 스텝 크기 지연 수단의 출력을 각각 0 비트 내지 N 비트만큼 시프트시키고 상기 결정된 비트 수만큼 부호 비트를 확장시켜 저장하도록 상기 제1 내지 제N+1 스텝 크기 지연 수단에 접속된 제1 내지 제N+1 레지스터 수단을 구비하는 것을 특징으로 하는 양자화/역양자화 공유 처리기
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제1항에 있어서, 상기 연산부는 상기 제어부로부터의 처리 제어 신호에 응답하며, 상기 처리 제어 신호가 양자화 처리를 나타내는 경우에 상기 부호 변환된 양자화 입력 신호를 출력하며 상기 처리 제어 신호가 역양자화 처리를 나타내는 경우에 상기 지연된 제N+1 시프트 신호를 출력하는 연산부 멀티플렉서, 각각 제1 및 제2 입력을 수신하여 단위 연산을 수행하여 제1 및 제2 출력을 출력하기 위한 제1 내지 제N 단위 연산부, 및 상기 제1 내지 제N 단위 연산부 각각의 제2 출력에 접속되며 각각 1클럭 내지 N 클럭의 지연을 가지는 제1 내지 제N 연산부 지연 소자를 포함하며, 상기 제N 단위 연산부의 제2 입력은 상기 연산부 멀티플렉서의 출력에 접속되며, 상기 제1 내지 제N-1 단위 연산부 각각의 제2 입력은 상기 제2 내지 제N 단위 연산부 각각의 제1 출력에 접속되고, 상기 제1 내지 제N 단위 연산부 각각의 제1 입력은 각각 상기 지연된 제1 내지 제N 시프트 신호를 수신하는 것을 특징으로 하는 양자화/역양자화 공유 처리기
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제5항에 있어서, 상기 제1 내지 제N 단위 연산부 각각은 상기 제1 입력의 값과 상기 제2 입력의 값을 가산하기 위한 가산기 회로, 상기 제어부로부터의 처리 제어 신호에 응답하며, 상기 처리 제어 신호가 양자화 처리를 나타내는 경우에 상기 가산기 회로의 출력 값의 최상위 비트의 상태에 따라 상기 가산기 회로의 출력 및 제2 입력 중의 하나의 값을 선택적으로 출력하며, 상기 처리 제어 신호가 역양자화 처리를 나타내는 경우에 상기 가산기 회로의 가산 결과를 출력하는 단위 연산부 멀티플렉서, 상기 단위 연산부 멀티플렉서의 출력을 일시 저장하고 상기 제1 출력을 발생기키기 위한 단위 연산부 레지스터, 및 상기 가산기 회로의 출력에 따라 상기 제2 출력을 발생시키기 위한 수단을 구비하는 것을 특징으로 하는 양자화/역양자화 공유 처리기
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제1항에 있어서, 상기 제어부는 상기 양자화 입력 신호 및 상기 역양자화 입력 신호가 Intra DC 값임을 나타내는 Intra DC 제어 신호를 더 발생시키며, 상기 스텝 크기 처리 수단은 Intra DC 제어 신호에 응답하여, 상기 부호 변환된 스텝 크기 신호를 선정된 크기의 값으로 설정하기 위한 수단을 더 포함하는 것을 특징으로 하는 양자화/역양자화 공유 처리기
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제1항에 있어서, 상기 양자화 출력 처리 수단은 상기 제1 연산값이 선정된 크기 이상의 값을 가지는 경우에 그 신호의 값을 상기 선정된 값으로 클리핑 하기 위한 수단을 더 포함하는 것을 특징으로 하는 양자화/역양자화 공유 처리기
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제1항에 있어서, 상기 역양자화 출력 처리 수단은 상기 제2 연산값이 선정된 크기 이상의 값을 가지는 경우에 그 신호의 값을 상기 선정된 값으로 클리핑 하기 위한 수단을 더 포함하는 것을 특징으로 하는 양자화/역양자화 공유 처리기
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