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인가된 테스트패턴의 수를 계수하는 패턴 계수기와, 인가된 테스트패턴 및 생성되는 패턴의 비트수를 계수하는 비트 계수기를 포함하는 BIST 시스템에 있어서, LFSR(linear feedback shift register)을 이용하여 결정패턴을 스캔 체인에 인가하기 위한 리씨딩 장치에 있어서,테스트 패턴을 생성하는 역할을 하며, 그 특성 다항식의 길이가 가변되는 VLMP-LFSR,BIST 동작 초기에는 VLMP-LFSR이 의사 무작위 패턴을 생성하도록 제어하며, 사전 결정된 수만큼의 의사 무작위 패턴이 생성되어 DUT에 인가되고 나면 상기 패턴 계수기에서 계수한 테스트 패턴의 수를 참조하여 VLMP-LFSR로 하여금 결정 패턴을 생성하도록 모드 변경하는 테스트 제어기, 현재 생성할 패턴별로 VLMP-LFSR의 특성 다항식을 결정하기 위한 신호를 생성하는 특성 다항식 디코더,결정 패턴의 특정 비트를 0 또는 1로 고정시키는 비트고정 시퀀스 생성기를 포함하되, 상기 VLMP-LFSR는 테스트 제어기에 의해서 결정 패턴을 생성하기 위한 LFSR의 특성 다항식 정보를 특성 다항식 디코더로부터 전달받고, 또한 결정 패턴을 생성하기 위한 Seed 데이터를 입력받으며,상기 특성 다항식 디코더는 각 패턴별로 LFSR의 특성 다항식을 제어하는 역할을 하되, 상기 패턴 계수기에서 출력되는 값을 기반으로 VLMP-LFSR로 전달하는 출력 신호를 생성하며,상기 비트 고정 시퀀스 생성기는, 사전에 미리 테스트패턴 데이터에서 0 또는 1로 고정시킬 수 있는 비트에 대한 정보에 의해서 VLMP-LFSR이 테스트 패턴을 생성할 때 상기 비트 계수기의 값을 참조하여, 고정시킬 수 있는 비트가 인가되는 시점에 VLMP-LFSR의 출력에 관계없이 DUT의 스캔 체인으로 전달되는 테스트 패턴의 해당 비트를 0 또는 1로 고정시키는 것을 특징으로 하는, 결정적 BIST에 있어서의 효율적인 리씨딩 장치
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제1항에 있어서, 상기 특성 다항식 디코더는 상기 패턴 계수기에서 출력되는 계수값에 따라서 특성 다항식 디코더의 출력이 맵핑되도록, 논리 게이트를 이용한 조합 회로로 구성되는 것을 특징으로 하는, 결정적 BIST에 있어서의 효율적인 리씨딩 장치
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제1항에 있어서, 상기 VLMP-LFSR의 특성 다항식의 길이는,특성 다항식 디코더의 출력에서 최하위 비트가 1이면 특성 다항식의 길이는 전체 LFSR의 길이와 같고, 그렇지 않은 경우에는 특성 다항식 디코더의 하위 비트에서 처음 1이 나타나는 위치에 따라서 특성 다항식의 길이가 가변되는 것을 특징으로 하는, 결정적 BIST에 있어서의 효율적인 리씨딩 장치
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제1항에 있어서, 상기 특성 다항식 디코더는, 전체 LFSR에서 하위의 몇 비트가 0으로 채워져야 하는지를 나타내는 신호를 생성하여서 테스트 제어기에 전달하는 기능을 추가로 포함하고, 상기 테스트 제어기는 상기 신호의 크기만큼 비트 0을 LFSR에 쉬프트시켜서 입력한 후에 비트 1을 한 번 쉬프트시키고 난 후에 저장된 씨드값을 차례대로 LFSR에 쉬프트시켜서 인가하는 것을 특징으로 하는, 결정적 BIST에 있어서의 효율적인 리씨딩 장치
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제1항에 있어서, 상기 테스트 제어기는 결정패턴 인가 모드로 동작할 경우에, VLMP-LFSR의 피드백 입력으로 인가되는 신호를 두 개의 멀티플렉서를 사용해 제어하여 선택적으로 씨드를 로드하거나 패턴을 인가하는 것을 특징으로 하는, 결정적 BIST에 있어서의 효율적인 리씨딩 장치
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