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3차원 구조의 적층 이미지센서 및 그 제조방법

  • 기술번호 : KST2015124912
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체기판과, 상기 반도체기판상에 형성되는 다공성 실리콘 또는 분리가 가능한 중간막질과, 상기 중간막질 위에 형성된 제1전도형(P형)의 단결정 에피층과, 상기 제1전도형(P형)의 단결정 에피층의 표면으로부터 아래쪽으로 오목하게 확산 형성된 제2도전형(N형)의 불순물층과, 상기 제1전도형(P형)의 단결정 에피층과 인접되며 제2도전형(N형)의 불순물층 표면에 형성되는 게이트 전극과, 상기 게이트 전극의 표면만을 외부로 노출시키면서 제1전도형(P형)의 단결정 에피층 및 제2도전형(N형)의 불순물층 표면 전체에 도포되는 SiO2층을 포함하는 광검출소자와; 반도체기판과, 상기 반도체기판상에 형성되는 하나 또는 복수의 전압감지부와, 상기 전압감지부를 포함하는 반도체기판상에 형성되는 층간절연층과, 상기 층간절연층내에 소정의 패턴 형태로 내재되어 상기 광검출소자 적층 접합을 위한 복수의 메탈라인을 포함하는 신호검출회로부로 구성된 것을 특징으로 하는 웨이퍼 접합을 이용한 적층형 이미지센서 및 그 제조 방법을 제공하고자 한 것이다.광검출소자, 신호검출회로부, 적층, 이미지센서, 메탈라인, 반도체기판
Int. CL H01L 27/146 (2006.01)
CPC H01L 27/14634(2013.01) H01L 27/14634(2013.01) H01L 27/14634(2013.01) H01L 27/14634(2013.01) H01L 27/14634(2013.01)
출원번호/일자 1020070013629 (2007.02.09)
출원인 연세대학교 산학협력단
등록번호/일자 10-0819746-0000 (2008.03.31)
공개번호/일자
공고번호/일자 (20080408) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.02.09)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

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번호 이름 국적 주소
1 한건희 대한민국 서울 서대문구
2 김보경 대한민국 서울 서대문구
3 윤일구 대한민국 서울 강남구
4 명재민 대한민국 경기 고양시 일산동구

대리인

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번호 이름 국적 주소
1 이학수 대한민국 부산광역시 연제구 법원로 **, ****호(이학수특허법률사무소)
2 백남훈 대한민국 서울특별시 강남구 강남대로 ***, KTB네트워크빌딩**층 한라국제특허법률사무소 (역삼동)

최종권리자

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.02.09 수리 (Accepted) 1-1-2007-0121850-86
2 명세서등보정서
Amendment to Description, etc.		 2007.03.07 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0186935-14
3 서지사항보정서
Amendment to Bibliographic items		 2007.03.07 수리 (Accepted) 1-1-2007-5022685-32
4 의견제출통지서
Notification of reason for refusal		 2007.12.20 발송처리완료 (Completion of Transmission) 9-5-2007-0689134-15
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.02.20 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0124806-36
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.02.20 수리 (Accepted) 1-1-2008-0124807-82
7 등록결정서
Decision to grant		 2008.03.15 발송처리완료 (Completion of Transmission) 9-5-2008-0147163-17
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.12.15 수리 (Accepted) 4-1-2011-5252006-10
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.04.24 수리 (Accepted) 4-1-2013-5062749-37
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.06.24 수리 (Accepted) 4-1-2013-5088566-87
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.09.25 수리 (Accepted) 4-1-2014-5114224-78
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체기판(205)과, 상기 반도체기판(205)상에 형성되는 중간막질(204)과, 상기 중간막질(204) 위에 형성된 제1전도형(P형)의 단결정 에피층(203)과, 상기 제1전도형(P형)의 단결정 에피층(203)의 표면으로부터 아래쪽으로 오목하게 확산 형성된 제2도전형(N형)의 불순물층(202)과, 상기 제1전도형(P형)의 단결정 에피층(203)과 인접되며 제2도전형(N형)의 불순물층(202) 표면에 형성되는 게이트 전극(201)과, 상기 게이트 전극(201)의 표면만을 외부로 노출시키면서 제1전도형(P형)의 단결정 에피층(203) 및 제2도전형(N형)의 불순물층(202) 표면 전체에 도포되는 SiO2층(206)을 포함하는 포토다이오드(200)와;반도체기판(302)과, 소스팔로워(312)를 포함하며 상기 반도체기판(302)상에 형성되는 하나 또는 복수의 전압감지부(314)와, 상기 전압감지부(314)를 포함하는 반도체기판(302)상에 형성되는 층간절연층(304)과, 상기 층간절연층(304)내에 소정의 패턴 형태로 내재되어 상기 포토다이오드(200)의 적층 접합을 위한 복수의 메탈라인(306)을 포함하는 신호검출회로부(300);로 구성된 것을 특징으로 하는 3차원 구조의 적층 이미지센서
2 2
청구항 1에 있어서, 상기 메탈라인(306)은 층간절연층(304)에 내재되는 수직형태의 메탈라인(308)과, 층간절연층(304)의 상면에 노출되며 위치하는 수평형태의 최상위 메탈라인(310)으로 구성된 것을 특징으로 하는 3차원 구조의 적층 이미지센서
3 3
청구항 1에 있어서, 상기 포토다이오드(200)의 제2도전형 불순물층(202)과 메탈라인(306)의 최상위 메탈라인(310) 사이에 커패시터(316)가 형성되는 것을 특징으로 하는 3차원 구조의 적층 이미지센서
4 4
청구항 1 또는 청구항 3에 있어서, 상기 포토다이오드(200)의 게이트 전극(201)의 표면만을 외부로 노출시키면서 제1전도형(P형)의 단결정 에피층(203) 및 제2도전형(N형)의 불순물층(202) 표면 전체에 도포된 SiO2층(206)이 상기 신호검출회로부(300)의 최상위 메탈라인(310) 위에 고유전율을 갖는 열경화성 접착제로 적층 접착되는 것을 특징으로 하는 3차원 구조의 적층 이미지센서
5 5
반도체기판(205)의 제공단계와, 상기 반도체기판(205)상에 중간막질(204)을 형성하는 단계와, 상기 중간막질(204) 위에 제1전도형(P형)의 단결정 에피층(203)을 형성하는 단계와, 상기 제1전도형(P형)의 단결정 에피층(203)의 표면으로부터 아래쪽으로 오목하게 제2도전형(N형)의 불순물층(202)을 확산 형성하는 단계와, 상기 제1전도형(P형)의 단결정 에피층(203)과 인접되게 하면서 제2도전형(N형)의 불순물층(202) 표면에 게이트 전극(201)을 형성하는 단계와, 상기 게이트 전극(201)의 표면만을 외부로 노출시키면서 제1전도형(P형)의 단결정 에피층(203) 및 제2도전형(N형)의 불순물층(202) 표면 전체에 SiO2층(206)을 도포하는 단계로 이루어지는 포토다이오드(200) 제조 공정; 반도체기판(302)의 제공 단계와, 상기 반도체기판(302)상에 소스팔로워(312)를 포함하는 하나 또는 복수의 전압감지부(314)를 형성하는 단계와, 상기 전압감지부(314)를 포함하는 반도체기판(302)상에 층간절연층(304)을 형성하는 단계와, 상기 포토다이오드(200)의 적층 접합을 위한 복수의 메탈라인(306)을 상기 층간절연층(304)내에 소정의 패턴 형태로 형성하는 단계로 이루어지는 신호검출회로부(300)의 구비 공정; 및상기 포토다이오드(200)를 뒤집어서, 게이트 전극(201)의 표면만을 외부로 노출시키면서 제1전도형(P형)의 단결정 에피층(203) 및 제2도전형(N형)의 불순물층(202) 표면 전체에 도포된 SiO2층(206)을 상기 신호검출회로부(300)의 최상위 메탈라인(310) 위에 고유전율을 갖는 열경화성 접착제로 적층 접착하여 가열 고정시키는 공정;을 포함하는 것을 특징으로 하는 3차원 구조의 적층 이미지센서 제조 방법
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청구항 5에 있어서, 상기 포토다이오드(200)를 뒤집어 상기 신호검출회로부(300)에 적층 부착시킨 후, 상기 제1전도형(P형)의 단결정 에피층(203)과 접하고 있는 중간막질(204) 및 반도체 기판(205)에 충격을 가하여, 중간막질(204) 및 이 중간막질(204)과 접하고 있던 반도체기판(205)을 분리시키는 단계가 더 진행되는 것을 특징으로 하는 3차원 구조의 적층 이미지센서 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.