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비트 천이점 추출 회로 장치에 있어서,
소정의 전류원 트랜지스터; 그리고
상기 전류원 트랜지스터에 의하여 바이어스된 차동 비제로 복귀 입력 신호를 외부로부터 인가 받는 소스가 연결된 트랜지스터 쌍
을 포함하여 이루어 지는 것을 특징으로 하는 비트 천이점 추출 회로 장치
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2
비트 천이점 추출 회로 장치에 있어서,
소정의 전류원 트랜지스터;
상기 전류원 트랜지스터에 의하여 바이어스된 차동 비제로 복귀 입력 신호를 외부로부터 인가 받는 소스가 연결된 트랜지스터 쌍; 그리고
상기 전류원 트랜지스터의 출력 노드의 전압이 일정하도록 상기 트랜지스터 쌍 및 상기 전류원 트랜지스터와 연결된 캐패시터
를 포함하는 것을 특징으로 하는 비트 천이점 추출 회로 장치
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3
제2항에 있어서,
상기 캐패시터는, 상기 트랜지스터 쌍의 VGS 및 IDS 그래프가 비선형구간에서 동작하는 범위의 용량을 가지는 것을 특징으로 하는 비트 천이점 추출 회로 장치
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4
클록 복원 회로 장치에 있어서,
소정의 전류원 트랜지스터;
상기 전류원 트랜지스터에 의하여 바이어스된 차동 비제로 복귀 입력 신호를 외부로부터 인가 받는 소스가 연결된 트랜지스터 쌍;
상기 전류원 트랜지스터의 출력 노드의 전압이 일정하도록 상기 트랜지스터 쌍 및 상기 전류원 트랜지스터와 연결된 캐패시터; 그리고,
상기 트랜지스터 쌍에 의하여 발생된 전류 펄스를 소정의 차동 출력 단자로 입력하는 LC 전압 조정 발진기
를 포함하는 것을 특징으로 하는 비트 천이점 추출 회로를 이용한 클록 복원 회로 장치
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5
클록 복원 회로 장치에 있어서,
소정의 제1 전류원 트랜지스터;
상기 제1 전류원 트랜지스터에 의하여 바이어스된 차동 비제로 복귀 입력신호를 외부로부터 인가 받는 소스가 연결된 제1 트랜지스터 쌍;
상기 제1 전류원 트랜지스터의 출력 노드의 전압이 일정하도록 상기 제1 트랜지스터 쌍 및 상기 전류원 트랜지스터와 연결된 제1 캐패시터;
소정의 제2 전류원 트랜지스터;
상기 제2 전류원 트랜지스터로 바이어스된, 한쪽의 게이트 단자가 전원 전압에 연결되고 다른 한 쪽의 게이트 단자는 접지 전압에 연결된 제2 트랜지스터 쌍;
상기 제2 전류원 트랜지스터의 출력 노드의 전압이 일정하도록 상기 제2 트랜지스터 쌍 및 상기 제2 전류원 트랜지스터와 연결된 제2 캐패시터; 그리고,
상기 제1 트랜지스터 쌍의 출력과 상기 제2 트랜지스터 쌍의 출력을 차동 신호의 형태로 입력 받는 LC 전압 조정 발진기
를 포함하는 것을 특징으로 하는 비트 천이점 추출 회로를 이용한 클록 복원 회로 장치
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6
클록 복원 회로 장치에 있어서,
소정의 전류원 트랜지스터;
상기 전류원 트랜지스터에 의하여 바이어스된 차동 비제로 복귀 입력 신호를 외부로부터 인가 받는 소스가 연결된 트랜지스터 쌍;
상기 전류원 트랜지스터의 출력 노드의 전압이 일정하도록 상기 트랜지스터 쌍 및 상기 전류원 트랜지스터와 연결된 캐패시터; 그리고,
상기 트랜지스터 쌍에 의해서 발생된 전류 펄스를 바이어스 전류원 트랜지스터의 출력단에 입력받는 LC 전압 조정 발진기
를 포함하는 것을 특징으로 하는 비트 천이점 추출 회로를 이용한 클록 복원 회로 장치
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7
클록 복원 회로 장치에 있어서,
소정의 전류원 트랜지스터;
상기 전류원 트랜지스터에 의하여 바이어스된 차동 비제로 복귀 입력 신호를 외부로부터 인가 받는 소스가 연결된 트랜지스터 쌍;
상기 전류원 트랜지스터의 출력 노드의 전압이 일정하도록 상기 트랜지스터 쌍 및 상기 전류원 트랜지스터와 연결된 캐패시터; 그리고,
상기 트랜지스터 쌍에 의해서 발생된 전류 펄스를, 커플드 인덕터를 사용하여 인덕터에 발생하는 유도 전류의 형태로 입력 받는 LC 전압 조정 발진기
를 포함하는 것을 특징으로 하는 비트 천이점 추출 회로를 이용한 클록 복원 회로 장치
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8
제4항 내지 제7항의 어느 한 항에 있어서,
상기 캐패시터는, 상기 트랜지스터 쌍의 VGS 및 IDS 그래프가 비선형구간에서 동작하는 범위의 용량을 가지는 것을 특징으로 하는 비트 천이점 추출 회로를 이용한 클록 복원 회로 장치
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9
제4항 내지 제7항의 어느 한 항에 있어서,
상기 LC 전압 조정 발진기는,
소정의 발진하는 신호의 주파수를 조정하는 가변 캐패시터를 포함하는 것을 특징으로 하는 비트 천이점 추출 회로를 이용한 클록 복원 회로 장치
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10
제1항 또는 제2항의 어느 한 항에 있어서,
상기 차동 비제로 복귀 입력 신호는,
상기 트랜지스터 쌍 중, 제1 트랜지스터 측에 인가되는 일정한 수치의 플러스 전압을 의미하고, 제2 트랜지스터 측에 인가되는 상기 일정한 수치의 마이너스 전압을 의미하는 것을 특징으로 하는 비트 천이점 추출 회로 장치
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11
제1항 또는 제2항의 어느 한 항에 있어서,
상기 트랜지스터 쌍은, NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비트 천이점 추출 회로 장치
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12
제1항 또는 제2항의 어느 한 항에 있어서,
상기 비트 천이점 추출 회로 장치는,
입력 신호로부터 재생된 클록이 동기 되어야 하는 지점에서 펄스 신호를 발생시키는 회로를 의미하는 것을 특징으로 하는 비트 천이점 추출 회로 장치
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13
비트 천이점 추출 회로 장치를 제어하는 방법에 있어서,
소정의 전류원 트랜지스터와 소스 단자가 공통으로 연결되며, 외부로부터 차동 비제로 복귀 입력 신호를 소정의 트랜지스터 쌍을 통하여 인가 받는 단계;
상기 전류원 트랜지스터와 상기 트랜지스터 쌍을 연결하는 노드의 전압이 일정하도록 유지하는 단계; 그리고,
상기 노드의 일정한 전압 및 기설정된 게이트 전압에 의해 정해진 바이어스 전류가 출력하는 단계
를 포함하는 것을 특징으로 하는 비트 천이점 추출 회로 장치를 제어하는 방법
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14
제13항에 있어서,
상기 차동 비제로 복귀 입력 신호는,
상기 트랜지스터 쌍 중, 제1 트랜지스터 측에 인가되는 일정한 수치의 플러스 전압을 의미하고, 제2 트랜지스터 측에 인가되는 상기 일정한 수치의 마이너스 전압을 의미하는 것을 특징으로 하는 비트 천이점 추출 회로 장치를 제어하는 방법
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15
제13항에 있어서,
상기 트랜지스터 쌍은, NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비트 천이점 추출 회로 장치를 제어하는 방법
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제13항에 있어서,
상기 비트 천이점 추출 회로 장치는,
입력 신호로부터 재생된 클록이 동기 되어야 하는 지점에서 펄스 신호를 발생시키는 회로를 의미하는 것을 특징으로 하는 비트 천이점 추출 회로 장치를 제어하는 방법
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17
제13항에 있어서,
상기 전류원 트랜지스터와 상기 트랜지스터 쌍을 연결하는 노드의 전압이 일정하도록 유지하는 단계는,
트랜지스터 쌍의 VGS 및 IDS의 그래프가 비선형구간에서 동작하는 범위의 용량을 가지도록 하는 단계인 것을 특징으로 하는 비트 천이점 추출 회로 장치를 제어하는 방법
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제13항 내지 제17항의 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록 매체
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