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듀티 교정 제어 데이터를 수신하며, 스큐드 게이트 체인을 포함하는 듀티 교정회로와;딜레이 제어 데이터에 응답하여 선택 입력 신호를 지연하는 파인 딜레이 라인 및 코아스 딜레이 라인과;상기 선택 입력 신호로서 선택된 듀티 교정용 클럭과 출력 클럭을 위상 비교하여 제1 검출 값을 생성하고, 입력 클럭과 상기 출력 클럭을 위상 비교하여 제2 검출 값을 생성하는 위상 검출기와;상기 듀티 교정용 클럭과 상기 출력 클럭이 얼라인된 후, 상기 출력 클럭과 상기 듀티 교정용 클럭을 위상 비교하여 듀티 검출 값을 생성하는 듀티 사이클 검출기와;상기 제1,2 검출 값 및 상기 듀티 검출 값을 수신하고 상기 듀티 교정회로와 상기 파인 딜레이 라인 및 코아스 딜레이 라인으로 상기 듀티 교정 제어 데이터 및 상기 딜레이 제어 데이터를 인가하는 딜레이 라인 콘트롤러를 구비함을 특징으로 하는 지연 동기 루프
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제1항에 있어서, 상기 듀티 교정회로의 상기 스큐드 게이트 체인은 로직 쓰레쉬홀드가 라이징 혹은 폴링 천이 쪽으로 치우친 복수의 스큐드 게이트들을 포함함을 특징으로 하는 지연 동기 루프
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제2항에 있어서, 상기 스큐드 게이트들은 각기 낸드 게이트로 구성됨을 특징으로 하는 지연 동기 루프
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제1항에 있어서, 상기 지연 동기 루프는, 동작 초기에 인가되는 상기 입력 클럭의 제1 상태 펄스 폭을 측정한 카운팅 값을 출력하는 초기 딜레이 추정기를 더 포함함을 특징으로 하는 지연 동기 루프
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제1항에 있어서, 상기 위상 검출기는,상기 듀티 교정용 클럭의 제1 천이에서 상기 출력 클럭을 샘플링하여 상기 제1 검출 값을 생성하고, 상기 입력 클럭의 제2 천이에서 상기 출력 클럭을 샘플링하여 상기 제2 검출 값을 생성하는 것을 특징으로 하는 지연 동기 루프
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제1항에 있어서, 상기 듀티 사이클 검출기는,상기 듀티 교정용 클럭의 제1 천이에서 상기 출력 클럭의 제2천이가 얼라인된 후, 상기 출력 클럭의 제1 천이에서 상기 듀티 교정용 클럭을 샘플링하여 상기 듀티 검출 값을 생성하는 것을 특징으로 하는 지연 동기 루프
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제4항에 있어서, 상기 제1 상태 펄스 폭은 상기 입력 클럭이 하이 레벨로 유지되는 구간임을 특징으로 하는 지연 동기 루프
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제6항에 있어서, 상기 제1 천이는 폴링 에지이고, 상기 제2 천이는 라이징 에지임을 특징으로 하는 지연 동기 루프
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듀티 교정회로를 구비한 지연 동기 루프에서의 듀티 교정 방법에 있어서:듀티 교정용 클럭의 제1 천이에서 출력 클럭의 제2 천이를 얼라인하는 단계와;상기 출력 클럭의 제1 천이에서 상기 듀티 교정용 클럭을 샘플링하여 듀티 사이클의 오차를 검출하는 단계와;상기 검출된 듀티 사이클의 오차에 따라 스큐드 게이트 체인을 이용하여 듀티 교정을 실행하는 단계를 가짐을 특징으로 하는 듀티 교정 방법
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제9항에 있어서, 상기 제1 천이는 폴링 에지이고 상기 제2 천이는 라이징 에지임을 특징으로 하는 듀티 교정 방법
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