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복수의 지연 셀을 갖는 지연 고정 루프로부터 차동 클럭 신호를 전달받아 체배 클럭 신호 발생을 위한 펄스 신호를 생성하는 펄스 생성기를 포함하며, 상기 펄스 생성기는상기 차동 클럭 신호를 전달받아 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단; 그리고상기 중간 펄스 신호들이 분리되도록 상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단을 포함하는 주파수 체배기
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제1 항에 있어서,상기 보정 펄스 신호를 전달받아 상기 체배 클럭 신호를 생성하는 에지 컴바이너를 더 포함하는 주파수 체배기
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제2 항에 있어서,상기 에지 컴바이너는상기 보정 펄스 신호를 전달받아 제1 중간 제어 신호를 생성하는 제어 NAND 논리 게이트;상기 제1 중간 제어 신호를 전달받아 제1 입력 제어 신호를 생성하는 입력 NOR 논리 게이트;상기 보정 펄스 신호를 전달받아 제2 중간 제어 신호를 생성하는 제어 NOR 논리 게이트; 그리고상기 제2 중간 제어 신호를 전달받아 제2 입력 제어 신호를 생성하는 입력 NAND 논리 게이트를 포함하는 것을 특징으로 하는 주파수 체배기
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제3 항에 있어서,상기 에지 컴바이너는상기 제1 입력 제어 신호를 입력받아 동작하는 PMOS 트랜지스터; 그리고상기 제2 입력 제어 신호를 입력받아 동작하는 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 주파수 체배기
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복수의 지연 셀을 갖는 지연 고정 루프로부터 차동 클럭 신호를 전달받아 체배 클럭 신호 발생을 위한 펄스 신호를 생성하는 펄스 생성기를 포함하며, 상기 펄스 생성기는중간 NAND 논리 게이트 및 중간 NOR 논리 게이트를 포함하여, 상기 차동 클럭 신호를 전달받아 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단;상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단; 및상기 보정 펄스 신호를 전달받아 상기 체배 클럭 신호를 생성하는 에지 컴바이너를 포함하는 주파수 체배기
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6 |
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제5 항에 있어서,상기 중첩 보정단은상기 중간 NAND 논리 게이트 및 상기 중간 NOR 논리 게이트의 출력 신호를 전달받아 보정 펄스 신호를 생성하는 보정 NAND 논리 게이트 및 보정 NOR 논리 게이트를 포함하는 것을 특징으로 하는 주파수 체배기
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기준 신호를 순차적으로 지연시켜 출력하는 복수의 지연 셀을 연결하는 제1 지연 라인 및 상기 복수의 지연 셀을 연결하는 제2 지연 라인을 포함하는 지연 고정 루프;상기 제1 지연 라인 및 상기 제2 지연 라인과 연결되며, 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단; 그리고상기 중간 펄스 신호 생성단과 연결되며, 상기 중간 펄스 신호들이 분리되도록 상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단을 포함하는 주파수 체배기
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기준 신호를 순차적으로 지연시켜 출력하는 복수의 지연 셀을 연결하는 제1 지연 라인 및 상기 복수의 지연 셀을 연결하는 제2 지연 라인을 포함하는 지연 고정 루프;상기 제1 지연 라인 및 상기 제2 지연 라인과 연결되며, 중간 펄스 신호들을 생성하는 중간 펄스 신호 생성단; 그리고상기 중간 펄스 신호 생성단과 연결되며, 상기 중간 펄스 신호들 간의 중첩(overlap)을 보정하여 보정 펄스 신호를 생성하는 중첩 보정단을 포함하며,상기 중간 펄스 신호 생성단은상기 제2 지연 라인의 n(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제1 지연 라인의 n+1번째 지연 셀의 입력 신호를 전달받아 제1 중간 펄스 신호를 생성하는 중간 NOR 논리 게이트; 그리고상기 제1 지연 라인의 n+1(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제2 지연 라인의 n+2번째 지연 셀의 입력 신호를 전달받아 제2 중간 펄스 신호를 생성하는 중간 NAND 논리 게이트를 포함하는 것을 특징으로 하는 주파수 체배기
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제8 항에 있어서,상기 중첩 보정단은상기 중간 NOR 논리 게이트 중 n(n≥1, n은 홀수)번째 중간 NOR 논리 게이트의 출력 신호 및 상기 중간 NAND 논리 게이트 중 n+1번째 NAND 논리 게이트의 출력 신호를 입력받아 제1 보정 펄스 신호를 생성하는 보정 NAND 논리 게이트; 그리고상기 중간 NOR 논리 게이트 중 n+2(n≥1, n은 홀수)번째 중간 NOR 논리 게이트 및 상기 중간 NAND 논리 게이트 중 n+1번째 중간 NAND 논리 게이트의 출력 신호를 입력받아 제2 보정 펄스 신호를 생성하는 보정 NOR 논리 게이트를 포함하는 것을 특징으로 하는 주파수 체배기
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제7 항에 있어서,상기 중첩 보정단과 연결되며, 상기 보정 펄스 신호 전달받아 체배 클럭 신호를 생성하는 에지 컴바이너를 더 포함하는 주파수 체배기
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제9 항에 있어서,상기 보정 NAND 논리 게이트와 연결되는 제어 NAND 논리 게이트;상기 제어 NAND 논리 게이트와 연결되는 입력 NOR 논리 게이트;상기 보정 NOR 논리 게이트와 연결되는 제어 NOR 논리 게이트; 그리고상기 제어 NOR 논리 게이트와 연결되는 입력 NAND 논리 게이트;를 포함하는 에지 컴바이너를 더 포함하는 것을 특징으로 하는 주파수 체배기
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제11 항에 있어서,상기 에지 컴바이너는상기 입력 NOR 논리 게이트와 연결되는 PMOS 트랜지스터; 그리고상기 입력 NAND 논리 게이트와 연결되는 NMOS 트랜지스터를 더 포함하며,상기 PMOS 트랜지스터의 드레인 및 상기 NMOS 트랜지스터의 드레인은 서로 연결되는 것을 특징으로 하는 주파수 체배기
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기준 신호를 순차적으로 지연시켜 출력하는 복수의 지연 셀을 연결하는 제1 지연 라인 및 상기 복수의 지연 셀을 연결하는 제2 지연 라인을 포함하는 지연 고정 루프;상기 제2 지연 라인의 n(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제1 지연 라인의 n+1번째 지연 셀의 입력 신호를 전달받아 제1 펄스 신호를 생성하는 복수의 NOR 논리 게이트; 그리고상기 제1 지연 라인의 n+1(n≥1, n은 홀수)번째 지연 셀의 입력 신호 및 상기 제2 지연 라인의 n+2번째 지연 셀의 입력 신호를 전달받아 제2 펄스 신호를 생성하는 복수의 NAND 논리 게이트를 포함하는 주파수 체배기
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복수의 지연 셀을 갖는 지연 고정 루프로부터 차동 클럭 신호를 전달받아 체배 클럭 신호 발생을 위한 중간 펄스 신호들을 생성하는 단계;상기 중간 펄스 신호들을 논리조합하여 상기 중간 펄스 신호들이 분리되도록 상기 중간 펄스 신호들간의 중첩(overlap)이 보정된 보정 펄스 신호들을 생성하는 단계; 그리고상기 보정 펄스 신호들을 이용하여 체배 클럭 신호를 생성하는 단계를 포함하는 주파수 체배 방법
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제14 항에 있어서,상기 체배 클럭 신호를 생성하는 단계는상기 보정 펄스 신호들을 논리조합하여 중간 제어 신호를 생성하는 단계; 그리고상기 중간 제어 신호들을 논리조합하여 입력 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 주파수 체배 방법
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