| 1 |
1
제어 코드의 상위 비트를 디코딩하여 그룹 비트들을 출력하는 그룹 비트 디코더;상기 제어 코드의 하위 비트를 디코딩하여 공유 비트들을 출력하는 공유 비트 디코더;상기 그룹 비트들 중 대응하는 그룹 비트와 상기 공유 비트들을 입력받아 제 1 써모미터 코드들을 출력하는 제 1 그룹들 및 상기 공유 비트들을 입력받아 제 2 써모미터 코드들을 출력하는 적어도 하나의 제 2 그룹을 갖는 코드출력셀 어레이; 및상기 제 1 및 제 2 써모미터 코드들을 이용하여 입력된 클록을 지연시키는 지연 라인을 포함하는 클록 지연 회로
|
| 2 |
2
제 1 항에 있어서,상기 제어 코드는 바이너리 코드를 포함하는 클록 지연 회로
|
| 3 |
3
제 2 항에 있어서,상기 상위 비트는 4비트이고, 상기 하위 비트는 4비트인 클록 지연 회로
|
| 4 |
4
삭제
|
| 5 |
5
삭제
|
| 6 |
6
제 1 항에 있어서,상기 제 1 그룹들 각각은 써모미터 코드를 출력하는 복수의 제 1 셀들을 포함하고,상기 복수의 제 1 셀들 각각은, 그룹 비트 혹은 공유비트를 이용하여 상기 써모미터 코드를 출력하는 노어 논리 회로; 및 상기 노어 논리 회로의 출력 값을 반전하는 인버터를 포함하는 클록 지연 회로
|
| 7 |
7
제 6 항에 있어서,상기 복수의 제 1 셀들 중 일부는 상기 그룹 비트 및 상기 공유 비트를 입력받아 노어 연산하여 상기 써모미터 코드를 출력하는 클록 지연 회로
|
| 8 |
8
제 7 항에 있어서,상기 복수의 제 1 셀들 중 적어도 하나는 상기 그룹 비트 및 접지단을 입력받아 노어 연산하여 상기 써모미터 코드를 출력하는 클록 지연 회로
|
| 9 |
9
제 1 항에 있어서,상기 적어도 하나의 제 2 그룹은 써모미터 코드를 출력하는 복수의 제 2 셀들을 포함하고,상기 복수의 제 2 셀들 각각은, 상기 공유 비트들 중 대응하는 공유비트를 이용하여 상기 써모미터 코드를 출력하는 인버터를 포함하는 클록 지연 회로
|
| 10 |
10
제 9 항에 있어서,상기 복수의 제 2 셀들 중 일부는 상기 공유 비트를 반전하여 상기 써모미터 코드를 출력하는 클록 지연 회로
|
| 11 |
11
제 10 항에 있어서,상기 복수의 제 2 셀들 중 적어도 하나는 접지단을 입력받아 반전시킴으로써 상기 써모미터 코드를 출력하는 클록 지연 회로
|
| 12 |
12
삭제
|
| 13 |
13
삭제
|
| 14 |
14
삭제
|
| 15 |
15
삭제
|
| 16 |
16
등가적인 가중된 지연 셀들을 갖고, 클록을 입력받아 지연 클록을 출력하는 지연 라인;제어 코드를 입력받아 상기 지연 라인을 제어하는 써모미터 코드를 변환하는 코드 변환기;상기 지연 클록이 데이터 출력단으로 전달되는 클록 경로와 동일한 지연 조건을 갖도록 구성되고, 상기 지연 클록을 입력 받아 피드백 지연 클록을 출력하는 지연재생기;상기 클록과 상기 피드백 지연 클록 사이의 위상 차이를 검출하는 위상 검출기; 및상기 위상 검출기로부터 검출된 상기 위상 차이에 따라 상기 제어 코드를 생성하는 지연 제어기를 포함하고,상기 코드 변환기는,상기 제어 코드의 상위 비트를 디코딩하여 그룹 비트들을 출력하는 그룹 비트 디코더;상기 제어 코드의 하위 비트를 디코딩하여 공유 비트들을 출력하는 공유 비트 디코더;상기 그룹 비트들 중 대응하는 그룹 비트와 상기 공유 비트들을 입력받아 제 1 써모미터 코드들을 출력하는 제 1 그룹들 및 상기 공유 비트들을 입력받아 제 2 써모미터 코드들을 출력하는 적어도 하나의 제 2 그룹을 갖는 코드출력셀 어레이를 포함하는 지연 동기 회로
|
| 17 |
17
삭제
|
| 18 |
18
삭제
|
| 19 |
19
삭제
|
| 20 |
20
삭제
|
