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1
직렬 연결되는 지연 셀들을 포함하되,상기 지연 셀들 중의 하나 이상의 지연 셀은,제1 지연 셀로부터의 순방향 입력 신호를 제어 신호에 따라 선택적으로 반전하여 제2 지연 셀의 순방향 입력 단자로 출력하는 제1 트라이스테이트 인버터;상기 순방향 입력 신호를 상기 제어 신호에 따라 선택적으로 반전하여 상기 제1 지연 셀의 역방향 입력 단자로 출력하는 제2 트라이스테이트 인버터;상기 제2 지연 셀로부터의 역방향 출력 신호를 상기 제어 신호에 따라 선택적으로 반전하여 상기 제1 지연 셀의 역방향 입력 단자로 출력하는 제3 트라이스테이트 인버터; 그리고상기 제2 지연 셀의 순방향 입력 단자의 플로팅을 방지하기 위한 플로팅 방지 회로를 포함하는 지연 회로
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2
제1 항에 있어서,상기 플로팅 방지 회로는,상기 제2 지연 셀의 상기 순방향 입력 단자에 연결되는 트랜지스터를 포함하는 지연 회로
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3
제2 항에 있어서,상기 트랜지스터는 NMOS 또는 PMOS로 이루어지고,상기 하나 이상의 지연 셀의 트랜지스터는 지연 셀 순번에 따라 NMOS와 PMOS가 교번하는 형태로 제공되는 지연 회로
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4
제3 항에 있어서,상기 NMOS는 상기 제2 지연 셀의 상기 순방향 입력 단자와 접지 사이에 연결되고,상기 PMOS는 전원 전압과 상기 제2 지연 셀의 상기 순방향 입력 단자 사이에 연결되는 지연 회로
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5
제4 항에 있어서,상기 PMOS의 게이트에는 상기 제어 신호의 제어 코드가 입력되고,상기 NMOS의 게이트에는 상기 제어 신호의 제어 코드로부터 반전된 신호가 입력되는 지연 회로
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6
제5 항에 있어서,상기 제3 트라이스테이트 인버터는 전원 전압과 접지 사이에 순차적으로 연결되는 제1 PMOS, 제2 PMOS, 제1 NMOS, 그리고 제2 NMOS를 포함하되,상기 제2 PMOS와 상기 제1 NMOS의 게이트에는 상기 제2 지연 셀로부터의 상기 역방향 출력 신호가 입력되고,상기 제3 트라이스테이트 인버터는 상기 제2 PMOS와 상기 제1 NMOS의 공통 드레인 전압을 상기 제1 지연 셀의 역방향 입력 단자로 출력하는 지연 회로
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7
제6 항에 있어서,상기 제1 PMOS의 게이트에는 상기 제어 코드로부터 반전된 신호가 입력되고,상기 제2 NMOS의 게이트에는 상기 제어 코드가 입력되는 지연 회로
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8
제7 항에 있어서,상기 제2 트라이스테이트 인버터의 출력 단자는 상기 NMOS의 턴온 동작에 따라 상기 제3 트라이스테이트 인버터의 상기 제1 NMOS의 소스와 연결되는 지연 회로
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9
제7 항에 있어서,상기 제2 트라이스테이트 인버터의 출력 단자는 상기 PMOS의 턴온 동작에 따라 상기 제3 트라이스테이트 인버터의 상기 제2 PMOS의 소스와 연결되는 지연 회로
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10
제1 항에 있어서,상기 지연 회로는,상기 제어 신호를 생성하고, 상기 제어 신호의 제어 코드를 상기 제1 트라이스테이트 인버터 및 상기 제3 트라이스테이트 인버터로 출력하는 제어 신호 생성부; 그리고상기 제어 신호의 제어 코드를 반전하고, 반전된 신호를 상기 제2 트라이스테이트 인버터로 출력하는 인버터를 더 포함하는 지연 회로
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11
제10 항에 있어서,상기 제어 신호 생성부는 모든 제어 코드가 '0'인 제어 신호, 또는 연속하는 하나 이상의 '1'과 연속하는 하나 이상의 '0'을 포함하는 제어 신호를 포함하는 상기 제어 신호를 생성하고,상기 지연 회로는 '0'의 값을 갖는 제어 코드가 처음으로 입력되는 지연 셀에서 상기 제2 트라이스테이트 인버터를 경유하는 리턴 경로가 형성되는 지연 회로
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12
제1 항에 있어서,상기 제2 지연 셀로부터의 역방향 출력 신호는,상기 제2 지연 셀의 제2 트라이스테이스 인버터의 출력 신호와, 상기 제2 지연 셀의 제3 트라이스테이트 인버터의 출력 신호 중의 어느 하나 이상의 신호인 지연 회로
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13
제1 항에 있어서,상기 지연 셀들 중의 첫 번째 지연 셀의 순방향 입력 단자에는 PMOS 또는 NMOS가 연결되고,상기 지연 셀들 중의 첫 번째 지연 셀의 역방향 출력 단자에는 제4 트라이스테이트 인버터가 연결되는 지연 회로
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14
제13 항에 있어서,상기 지연 회로의 고유 지연 시간은 상기 첫 번째 지연 셀의 제2 트라이스테이트 인버터의 지연 시간과 상기 제4 트라이스테이트 인버터의 지연 시간의 합으로 제공되는 지연 회로
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15
제1 항 내지 제 14 항 중 어느 한 항에 있어서,상기 지연 회로의 딜레이 스텝은 상기 제1 트라이스테이트 인버터의 지연 시간과 상기 제3 트라이스테이트 인버터의 지연 시간의 합으로 제공되는 지연 회로
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