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1
두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 SR 래치; 및상기 SR 래치의 전원단에 연결되어 상기 SR 래치의 동작을 결정하는 동작 결정부를 포함하며,상기 동작 결정부는:상기 SR 래치의 전원 입력단에 연결되어 시간 증폭기의 이득을 결정하는 제 1 동작 결정부; 및상기 SR 래치의 전원 출력단에 연결되어 상기 시간 증폭기의 입력값과 출력값 간의 선형성이 유지되는 상기 시간 증폭기의 입력 범위를 결정하는 제 2 동작 결정부;를 포함하는 시간 증폭기
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제 1 항에 있어서,상기 SR 래치는:NAND 연산을 수행하는 제 1 NAND 게이트 및 제 2 NAND 게이트를 포함하는 시간 증폭기
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제 1 항에 있어서,상기 SR 래치는:NOR 연산을 수행하는 제 1 NOR 게이트 및 제 2 NOR 게이트를 포함하는 시간 증폭기
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제 1 항에 있어서,상기 제 1 동작 결정부는:게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 입력을 결정하는 트랜지스터를 포함하는 시간 증폭기
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제 1 항에 있어서,상기 제 1 동작 결정부는:게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 입력을 결정하는 전류 거울을 포함하는 시간 증폭기
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7
제 1 항에 있어서,상기 제 1 동작 결정부는:저항값에 따라 상기 SR 래치의 전원 입력을 결정하는 가변저항을 포함하는 시간 증폭기
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8
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9
제 1 항에 있어서,상기 제 2 동작 결정부는:게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 출력을 결정하는 전류 거울을 포함하는 시간 증폭기
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10
제 1 항에 있어서,상기 제 2 동작 결정부는:게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 출력을 결정하는 트랜지스터를 포함하는 시간 증폭기
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11
제 1 항에 있어서,상기 제 2 동작 결정부는:저항값에 따라 상기 SR 래치의 전원 출력을 결정하는 가변저항을 포함하는 시간 증폭기
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제 1 항에 있어서,상기 시간 증폭기의 이득을 계산하는 이득 계산부; 및상기 이득이 기 설정된 목표 이득에 도달하도록 상기 제 1 동작 결정부를 제어하는 제 1 제어부;를 더 포함하는 시간 증폭기
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13
두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 SR 래치; 및상기 SR 래치의 전원 입력단에 연결된 제 1 동작 결정부;시간 증폭기의 이득을 계산하는 이득 계산부; 및상기 이득이 기 설정된 목표 이득에 도달하도록 상기 제 1 동작 결정부를 제어하는 제 1 제어부를 포함하며,상기 이득 계산부는:상기 시간 증폭기의 두 입력 신호 간의 시간차 및 상기 시간 증폭기의 두 출력 신호 간의 시간차를 검출하고,상기 두 출력 신호 간의 시간차를 상기 두 입력 신호 간의 시간차로 나누어 상기 이득을 계산하는 시간 증폭기
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14
두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 SR 래치; 및상기 SR 래치의 전원 입력단에 연결된 제 1 동작 결정부;시간 증폭기의 이득을 계산하는 이득 계산부; 및상기 이득이 기 설정된 목표 이득에 도달하도록 상기 제 1 동작 결정부를 제어하는 제 1 제어부를 포함하며,상기 제 1 동작 결정부는:게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 입력을 결정하는 트랜지스터를 포함하고,상기 제 1 제어부는:상기 이득이 상기 목표 이득보다 작은 경우, 상기 트랜지스터의 바이어스 전압을 증가시키고,상기 이득이 상기 목표 이득보다 큰 경우, 상기 트랜지스터의 바이어스 전압을 감소시키는 시간 증폭기
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15
두 입력 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 SR 래치; 및상기 SR 래치의 전원 출력단에 연결된 제 2 동작 결정부;시간 증폭기의 두 입력 신호 간의 시간차를 검출하는 시간차 검출부; 및상기 두 입력 신호 간의 시간차가 기 설정된 한계 시간차보다 큰 경우, 상기 한계 시간차가 커지도록 상기 제 2 동작 결정부를 제어하는 제 2 제어부;를 포함하는 시간 증폭기
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16
제 15 항에 있어서,상기 제 2 동작 결정부는:게이트에 인가되는 바이어스 전압에 따라 상기 SR 래치의 전원 출력을 결정하는 전류 거울을 포함하고,상기 제 2 제어부는:상기 두 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 전류 거울의 바이어스 전압을 감소시키는 시간 증폭기
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17
제 1 입력 신호를 기 설정된 시간만큼 지연시켜 제 1 지연 입력 신호를 출력하는 제 1 지연부;제 2 입력 신호를 기 설정된 시간만큼 지연시켜 제 2 지연 입력 신호를 출력하는 제 2 지연부;상기 제 1 지연 입력 신호와 상기 제 2 입력 신호 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 제 1 SR 래치;상기 제 1 입력 신호와 상기 제 2 지연 입력 신호 간의 시간차에 따라 결정된 타이밍에 출력을 제공하는 제 2 SR 래치;상기 제 1 SR 래치의 전원단에 연결되어 상기 제 1 SR 래치의 동작을 결정하는 제 1 SR 래치 동작 결정부;상기 제 2 SR 래치의 전원단에 연결되어 상기 제 2 SR 래치의 동작을 결정하는 제 2 SR 래치 동작 결정부;상기 제 1 SR 래치의 출력을 XOR 연산하여 제 1 출력 신호를 출력하는 제 1 XOR 게이트; 및상기 제 2 SR 래치의 출력을 XOR 연산하여 제 2 출력 신호를 출력하는 제 2 XOR 게이트;를 포함하는 시간 증폭기
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18
제 17 항에 있어서,상기 제 1 SR 래치 동작 결정부는, 상기 제 1 SR 래치의 전원 입력단에 연결된 제 1 동작 결정부를 포함하고,상기 제 2 SR 래치 동작 결정부는, 상기 제 2 SR 래치의 전원 입력단에 연결된 제 3 동작 결정부를 포함하는 시간 증폭기
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19
제 18 항에 있어서,상기 제 1 동작 결정부 및 상기 제 3 동작 결정부 각각은:게이트에 인가되는 바이어스 전압에 따라 SR 래치의 전원 입력을 결정하는 트랜지스터를 포함하는 시간 증폭기
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20
제 17 항에 있어서,상기 제 1 SR 래치 동작 결정부는, 상기 제 1 SR 래치의 전원 출력단에 연결된 제 2 동작 결정부를 포함하고,상기 제 2 SR 래치 동작 결정부는, 상기 제 2 SR 래치의 전원 출력단에 연결된 제 4 동작 결정부를 포함하는 시간 증폭기
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21
제 20 항에 있어서,상기 제 2 동작 결정부 및 상기 제 4 동작 결정부 각각은:게이트에 인가되는 바이어스 전압에 따라 SR 래치의 전원 출력을 결정하는 전류 거울을 포함하는 시간 증폭기
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22
제 19 항에 있어서,상기 시간 증폭기의 이득을 계산하는 이득 계산부; 및상기 이득이 기 설정된 목표 이득에 도달하도록 상기 제 1 동작 결정부 및 상기 제 3 동작 결정부를 제어하는 제 1 제어부;를 더 포함하는 시간 증폭기
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23
제 22 항에 있어서,상기 이득 계산부는:상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차 및 상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 시간차를 검출하고,상기 제 1 출력 신호와 상기 제 2 출력 신호 간의 시간차를 상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차로 나누어 상기 이득을 계산하는 시간 증폭기
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24
제 22 항에 있어서,상기 제 1 제어부는:상기 이득이 상기 목표 이득보다 작은 경우, 상기 트랜지스터의 바이어스 전압을 증가시키고,상기 이득이 상기 목표 이득보다 큰 경우, 상기 트랜지스터의 바이어스 전압을 감소시키는 시간 증폭기
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제 21 항에 있어서,상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차를 검출하는 시간차 검출부; 및상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차가 기 설정된 한계 시간차보다 큰 경우, 상기 한계 시간차가 커지도록 상기 제 2 동작 결정부 및 상기 제 4 동작 결정부를 제어하는 제 2 제어부;를 더 포함하는 시간 증폭기
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26
제 25 항에 있어서,상기 제 2 제어부는:상기 제 1 입력 신호와 상기 제 2 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 전류 거울의 바이어스 전압을 감소시키는 시간 증폭기
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시간 증폭기의 이득을 계산하는 단계;상기 이득을 기 설정된 목표 이득과 비교하는 단계; 및상기 이득이 상기 목표 이득과 상이한 경우, 상기 시간 증폭기에 포함된 SR 래치의 전원을 조절하는 단계를 포함하고,상기 시간 증폭기의 이득을 계산하는 단계는:상기 시간 증폭기의 두 입력 신호 간의 시간차 및 상기 시간 증폭기의 두 출력 신호 간의 시간차를 검출하는 단계; 및상기 두 출력 신호 간의 시간차를 상기 두 입력 신호 간의 시간차로 나누는 단계;를 포함하는 시간 증폭기 제어 방법
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제 27 항에 있어서,상기 SR 래치의 전원을 조절하는 단계는:상기 SR 래치의 전원 입력단에 연결된 트랜지스터의 바이어스 전압을 조절하는 단계를 포함하는 시간 증폭기 제어 방법
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30
시간 증폭기의 이득을 계산하는 단계;상기 이득을 기 설정된 목표 이득과 비교하는 단계; 및상기 이득이 상기 목표 이득과 상이한 경우, 상기 시간 증폭기에 포함된 SR 래치의 전원을 조절하는 단계를 포함하고,상기 SR 래치의 전원을 조절하는 단계는:상기 SR 래치의 전원 입력단에 연결된 트랜지스터의 바이어스 전압을 조절하는 단계를 포함하고,상기 트랜지스터의 바이어스 전압을 조절하는 단계는:상기 이득이 상기 목표 이득보다 작은 경우, 상기 바이어스 전압을 증가시키는 단계; 및상기 이득이 상기 목표 이득보다 큰 경우, 상기 바이어스 전압을 감소시키는 단계;를 포함하는 시간 증폭기 제어 방법
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시간 증폭기의 두 입력 신호 간의 시간차를 검출하는 단계;상기 두 입력 신호 간의 시간차를 기 설정된 한계 시간차와 비교하는 단계; 및상기 두 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 시간 증폭기에 포함된 SR 래치의 전원을 조절하는 단계를 포함하고,상기 SR 래치의 전원을 조절하는 단계는:상기 SR 래치의 전원 출력단에 연결된 전류 미러의 바이어스 전압을 조절하는 단계를 포함하고,상기 전류 미러의 바이어스 전압을 조절하는 단계는:상기 두 입력 신호 간의 시간차가 상기 한계 시간차보다 큰 경우, 상기 바이어스 전압을 감소시키는 단계를 포함하는 시간 증폭기 제어 방법
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컴퓨터로 읽을 수 있는 기록매체에 있어서,제 27 항 및 제 29 항 내지 제 31 항 중 어느 한 항에 따른 시간 증폭기 제어 방법을 실행하는 프로그램이 기록된 기록매체
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