1 |
1
제 1 딜레이 라인을 이용하여 시작 신호와 중지 신호 간의 시간차를 제 1 시간단위로 측정하는 제 1 측정부;제 2 딜레이 라인 및 제 3 딜레이 라인을 이용하여 상기 중지 신호와 상기 제 1 딜레이 라인에 의해 지연된 시작 신호 간의 시간차를 제 2 시간단위로 측정하며, 상기 제 2 딜레이 라인에 포함된 하나의 딜레이 셀의 출력 신호는 상기 제 3 딜레이 라인에 포함된 둘 이상의 딜레이 셀의 출력 신호와 비교되는 제 2 측정부; 및상기 제 1 측정부가 측정한 시작 신호와 중지 신호 간의 시간차, 및 상기 제 2 측정부가 측정한 중지 신호와 제 1 딜레이 라인에 의해 지연된 시작 신호 간의 시간차를 기반으로 상기 시작 신호와 상기 중지 신호 간의 최종 시간차를 디지털 코드로 출력하는 출력부;를 포함하는 시간-디지털 변환기
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2 |
2
제 1 항에 있어서,상기 제 1 측정부는:상기 시작 신호를 입력받으며, 입력 신호를 상기 제 1 시간단위만큼 지연시키는 딜레이 셀이 다수 개 종속 연결된 제 1 딜레이 라인;상기 제 1 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호의 인가 시간을 상기 중지 신호의 인가 시간과 비교하여 디지털 신호를 출력하는 다수의 시간 비교기; 및상기 시간 비교기가 출력한 디지털 신호에 따라 상기 다수의 딜레이 셀에 의해 지연된 시작 신호 중 하나를 선택하는 멀티플렉서;를 포함하는 시간-디지털 변환기
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3 |
3
제 2 항에 있어서,상기 시간 비교기는:상기 딜레이 셀에 의해 지연된 시작 신호를 상기 중지 신호보다 먼저 입력받는 경우 논리 레벨이 1인 디지털 신호를 출력하고,상기 딜레이 셀에 의해 지연된 시작 신호를 상기 중지 신호보다 나중에 입력받는 경우 논리 레벨이 0인 디지털 신호를 출력하는 시간-디지털 변환기
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4 |
4
제 3 항에 있어서,상기 시간 비교기는:상기 딜레이 셀에 의해 지연된 시작 신호를 데이터로 입력받고, 상기 중지 신호를 클럭으로 입력받는 D 플립플롭인 시간-디지털 변환기
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5 |
5
제 3 항에 있어서,상기 멀티플렉서는:논리 레벨이 0인 디지털 신호를 출력하는 시간 비교기가 입력받는 지연된 시작 신호 중에서 가장 먼저 인가되는 신호를 선택하여 상기 제 2 측정부로 제공하는 시간-디지털 변환기
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6
제 5 항에 있어서,상기 멀티플렉서는:딜레이 셀의 출력 신호와, 해당 딜레이 셀의 출력 신호를 입력받은 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 시간 비교기의 전단에 위치한 이전 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함하는 시간-디지털 변환기
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7 |
7
제 1 항에 있어서,상기 제 2 측정부는:상기 제 1 딜레이 라인에 의해 지연된 시작 신호를 입력받으며, 입력 신호를 제 2 지연시간만큼 지연시키는 딜레이 셀이 다수 개 종속 연결된 제 2 딜레이 라인;상기 중지 신호를 입력받으며, 입력 신호를 제 3 지연시간만큼 지연시키는 딜레이 셀이 다수 개 종속 연결된 제 3 딜레이 라인; 및상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호의 인가 시간을 상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호의 인가 시간과 비교하여 디지털 신호를 출력하는 다수의 시간 비교기;를 포함하는 시간-디지털 변환기
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8
제 7 항에 있어서,상기 제 2 시간단위는 상기 제 3 지연시간과 상기 제 2 지연시간의 시간차인 시간-디지털 변환기
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9 |
9
제 1 항에 있어서,상기 제 1 시간단위는 상기 제 2 시간단위보다 더 큰 시간-디지털 변환기
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10 |
10
제 7 항에 있어서,상기 다수의 시간 비교기는:상기 제 2 딜레이 라인으로부터 출력된 하나의 지연된 시작 신호를 상기 제 3 딜레이 라인으로부터 출력된 다수의 지연된 중지 신호와 비교하도록 구성된 시간-디지털 변환기
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11 |
11
제 7 항에 있어서,상기 시간 비교기는:상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호를 상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호보다 먼저 입력받는 경우 논리 레벨이 1인 디지털 신호를 출력하고,상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호를 상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호보다 나중에 입력받는 경우 논리 레벨이 0인 디지털 신호를 출력하는 시간-디지털 변환기
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12
제 11 항에 있어서,상기 시간 비교기는:상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호를 데이터로 입력받고, 상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호를 클럭으로 입력받는 D 플립플롭인 시간-디지털 변환기
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13 |
13
제 2 항에 있어서,상기 딜레이 셀은:상기 시작 신호를 상기 제 1 시간단위의 일부만큼 지연시키는 제 1 서브 딜레이 셀; 및상기 제 1 서브 딜레이 셀에 의해 지연된 시작 신호를 상기 제 1 시간단위의 나머지만큼 더 지연시키는 제 2 서브 딜레이 셀;을 포함하는 시간-디지털 변환기
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14 |
14
제 13 항에 있어서,상기 멀티플렉서는:제 1 서브 딜레이 셀의 출력 신호와, 해당 제 1 서브 딜레이 셀에 입력되는 시작 신호를 입력받는 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 시간 비교기의 전단에 위치한 이전 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함하는 시간-디지털 변환기
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15
제 1 항에 있어서,상기 출력부는:상기 제 1 측정부에서 측정된 시작 신호와 중지 신호 간의 시간차에서, 상기 제 2 측정부에서 측정된 중지 신호와 제 1 딜레이 라인에 의해 지연된 시작 신호 간의 시간차를 감산하여 상기 최종 시간차를 계산하는 계산부를 포함하는 시간-디지털 변환기
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16
다수의 제 1 딜레이 셀이 종속 접속되어 구성되며, 시작 신호를 입력받아 상기 제 1 딜레이 셀을 지날 때마다 상기 시작 신호를 제 1 지연시간만큼 지연시켜 출력하는 제 1 딜레이 라인;상기 제 1 딜레이 셀의 출력 신호와 중지 신호를 입력받아 두 신호의 인가 시간을 비교하는 다수의 제 1 시간 비교기;상기 제 1 시간 비교기의 출력 신호를 이용하여 상기 다수의 제 1 딜레이 셀의 출력 신호 중에서 상기 중지 신호보다 인가 시간이 늦으면서 상기 중지 신호와의 시간차가 가장 작은 신호를 선택하는 멀티플렉서;다수의 제 2 딜레이 셀이 종속 접속되어 구성되며, 상기 멀티플렉서가 선택한 신호를 입력받아 상기 제 2 딜레이 셀을 지날 때마다 상기 멀티플렉서가 선택한 신호를 제 2 지연시간만큼 지연시켜 출력하는 제 2 딜레이 라인;다수의 제 3 딜레이 셀이 종속 접속되어 구성되며, 상기 중지 신호를 입력받아 상기 제 3 딜레이 셀을 지날 때마다 상기 중지 신호를 제 3 지연시간만큼 지연시켜 출력하는 제 3 딜레이 라인; 및상기 제 2 딜레이 셀의 출력 신호와 상기 제 3 딜레이 셀의 출력 신호를 입력받아 두 신호의 인가 시간을 비교하는 다수의 제 2 시간 비교기를 포함하며,상기 제 2 딜레이 라인에 포함된 하나의 제 2 딜레이 셀의 출력 신호는 상기 제 3 딜레이 라인에 포함된 둘 이상의 제 3 딜레이 셀의 출력 신호와 비교되는 시간-디지털 변환기
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17
제 16 항에 있어서,상기 제 1 시간 비교기는:상기 제 1 딜레이 셀의 출력 신호를 데이터로 입력받고, 상기 중지 신호를 클럭으로 입력받으며,상기 제 1 딜레이 셀의 출력 신호를 상기 중지 신호보다 먼저 입력받으면 논리 레벨이 1인 디지털 신호를 출력하고,상기 제 1 딜레이 셀의 출력 신호를 상기 중지 신호보다 나중에 입력받으면 논리 레벨이 0인 디지털 신호를 출력하는 D 플립플롭인 시간-디지털 변환기
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18
제 16 항에 있어서,상기 멀티플렉서는:제 1 딜레이 셀의 출력 신호와, 해당 제 1 딜레이 셀의 출력 신호를 입력받은 제 1 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 제 1 시간 비교기의 전단에 위치한 이전 제 1 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함하는 시간-디지털 변환기
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19
제 16 항에 있어서,상기 제 2 시간 비교기는:상기 제 3 딜레이 셀의 출력 신호를 데이터로 입력받고, 상기 제 2 딜레이 셀의 출력 신호를 클럭으로 입력받으며,상기 제 3 딜레이 셀의 출력 신호를 상기 제 2 딜레이 셀의 출력 신호보다 먼저 입력받으면 논리 레벨이 1인 디지털 신호를 출력하고,상기 제 3 딜레이 셀의 출력 신호를 상기 제 2 딜레이 셀의 출력 신호보다 나중에 입력받으면 논리 레벨이 0인 디지털 신호를 출력하는 D 플립플롭인 시간-디지털 변환기
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20
제 16 항에 있어서,상기 제 1 딜레이 셀은:상기 시작 신호를 상기 제 1 지연시간의 절반만큼 지연시키는 제 1 서브 딜레이 셀; 및상기 제 1 서브 딜레이 셀에 의해 지연된 시작 신호를 상기 제 1 지연시간의 절반만큼 더 지연시키는 제 2 서브 딜레이 셀;을 포함하는 시간-디지털 변환기
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제 20 항에 있어서,상기 멀티플렉서는:제 1 서브 딜레이 셀의 출력 신호와, 해당 제 1 서브 딜레이 셀에 입력되는 시작 신호를 입력받는 제 1 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 제 1 시간 비교기의 전단에 위치한 이전 제 1 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함하는 시간-디지털 변환기
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22
제 16 항에 있어서,상기 제 1 시간 비교기 및 상기 제 2 시간 비교기의 출력 신호를 기반으로 상기 시작 신호와 상기 중지 신호 간의 시간차를 디지털 코드로 출력하는 출력부를 더 포함하는 시간-디지털 변환기
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제 22 항에 있어서,상기 출력부는, 써모미터 코드(thermometer code)를 바이너리 코드(binary code)로 변환하는 인코더를 포함하는 시간-디지털 변환기
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시작 신호와 중지 신호 사이의 클럭 수를 측정하는 클럭 수 측정부;상기 중지 신호를 지연시켜 지연 신호를 출력하는 인터페이스부;상기 중지 신호와 상기 지연 신호 간의 시간차를 측정하여 디지털 코드로 변환하는 변환부; 및상기 클럭 수와 상기 시간차를 기반으로 상기 시작 신호와 상기 중지 신호 간의 시간차를 디지털 코드로 출력하는 출력 로직부를 포함하며,상기 변환부는:제 1 딜레이 라인을 이용하여 상기 중지 신호와 상기 지연 신호 간의 시간차를 제 1 시간단위로 측정하는 제 1 측정부;제 2 딜레이 라인 및 제 3 딜레이 라인을 이용하여 상기 지연 신호와 상기 제 1 딜레이 라인에 의해 지연된 중지 신호 간의 시간차를 제 2 시간단위로 측정하며, 상기 제 2 딜레이 라인에 포함된 하나의 딜레이 셀은 상기 제 3 딜레이 라인에 포함된 둘 이상의 딜레이 셀과 매칭되는 제 2 측정부; 및상기 제 1 측정부가 측정한 중지 신호와 지연 신호 간의 시간차, 및 상기 제 2 측정부가 측정한 지연 신호와 제 1 딜레이 라인에 의해 지연된 중지 신호 간의 시간차를 기반으로 상기 중지 신호와 상기 지연 신호 간의 최종 시간차를 디지털 코드로 출력하는 출력부;를 포함하는 시간-디지털 변환기
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25
제 24 항에 있어서,상기 클럭 수 측정부는:상기 시작 신호와, 상기 중지 신호를 반전시킨 신호를 AND 연산하여 인에이블 신호를 생성하는 AND 게이트; 및상기 인에이블 신호와 클럭 신호를 입력받아 상기 인에이블 신호가 인가되는 동안 입력된 클럭의 수를 카운팅하는 카운터;를 포함하는 시간-디지털 변환기
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26
제 24 항에 있어서,상기 인터페이스부는:상기 중지 신호를 데이터로 입력받고, 클럭 신호를 클럭으로 입력받는 제 1 D 플립플롭; 및상기 제 1 D 플립플롭의 출력 신호를 데이터로 입력받고, 상기 클럭 신호를 클럭으로 입력받아, 상기 지연 신호를 출력하는 제 2 D 플립플롭;을 포함하는 시간-디지털 변환기
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27
제 24 항에 있어서,상기 출력 로직부는:상기 클럭 수에 해당하는 비트에, 상기 인터페이스부에 포함된 D 플립플롭의 개수에 해당하는 비트를 더하고, 상기 중지 신호와 상기 지연 신호 간의 시간차에 해당하는 비트를 감산하는 시간-디지털 변환기
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