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각각의 스캔 체인은 종속 접속된 다수의 스캔 셀들을 포함하는, 다수의 스캔 체인들;상기 스캔 셀들에 대한 클럭 인가 여부를 제어하는 다수의 클럭 게이팅 셀들; 및상기 스캔 체인들에 입력되는 테스트 패턴에 따라 적어도 하나의 더미 스캔 체인에 포함된 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어하는 클럭 컨트롤러;를 포함하며,상기 클럭 컨트롤러는:상기 스캔 체인들 중에서, 모든 스캔 셀들에 테스트 입력으로 더미 값이 입력되고 상기 모든 스캔 셀들이 테스트 응답으로 상기 더미 값을 출력하는 상기 더미 스캔 체인을 결정하고,상기 더미 스캔 체인에 포함된 스캔 셀들에 대응하는 타겟 클럭 게이팅 셀이 상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하도록 클럭 제어 신호를 생성하여 상기 타겟 클럭 게이팅 셀에 전송하는 반도체 장치
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제 1 항에 있어서,상기 클럭 컨트롤러는:스캔 체인에 입력되는 테스트 패턴의 첫 입력 값이 하이-임피던스인 경우, 해당 스캔 체인을 상기 더미 스캔 체인으로 결정하는 반도체 장치
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제 1 항에 있어서,상기 클럭 컨트롤러는:상기 반도체 장치의 스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들 각각마다 상기 더미 스캔 체인을 결정하고, 상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어하는 반도체 장치
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각각의 스캔 체인은 종속 접속된 다수의 스캔 셀들을 포함하는, 다수의 스캔 체인들;상기 스캔 셀들에 대한 클럭 인가 여부를 제어하는 다수의 클럭 게이팅 셀들; 및상기 스캔 체인들에 입력되는 테스트 패턴에 따라 적어도 하나의 더미 스캔 체인에 포함된 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어하는 클럭 컨트롤러;를 포함하며,상기 스캔 체인들의 입력단에 구비되어, 상기 클럭 컨트롤러의 제어에 의해 상기 더미 스캔 체인에 대한 상기 테스트 패턴의 입력을 차단하는 입력 마스크부; 및상기 스캔 체인들의 출력단에 구비되어, 상기 클럭 컨트롤러의 제어에 의해 상기 더미 스캔 체인으로부터 테스트 응답의 출력을 차단하는 출력 마스크부;를 더 포함하는 반도체 장치
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제 5 항에 있어서,상기 입력 마스크부는 상기 클럭 컨트롤러로부터 수신된 마스크 제어 신호에 따라 상기 스캔 체인들에 대한 입력들 중 상기 더미 스캔 체인에 대한 입력을 차단하고 나머지 스캔 체인에 대한 입력을 연결하며,상기 출력 마스크부는 상기 마스크 제어 신호에 따라 상기 스캔 체인들에 대한 출력들 중 상기 더미 스캔 체인에 대한 출력을 차단하고 나머지 스캔 체인에 대한 출력을 연결하는 반도체 장치
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각각의 스캔 체인은 종속 접속된 다수의 스캔 셀들을 포함하는, 다수의 스캔 체인들;상기 스캔 셀들에 대한 클럭 인가 여부를 제어하는 다수의 클럭 게이팅 셀들; 및상기 스캔 체인들에 입력되는 테스트 패턴에 따라 적어도 하나의 더미 스캔 체인에 포함된 스캔 셀들에 대한 클럭을 차단하도록 상기 클럭 게이팅 셀들을 제어하는 클럭 컨트롤러;를 포함하며,상기 각각의 스캔 체인에 포함된 스캔 셀들은:스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들에 대하여 각 스캔 셀마다 계산된,테스트 입력 및 테스트 응답이 모두 더미 값인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 0인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 1인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 0 및 상기 더미 값인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 모두 0인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 0 및 1인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 상기 더미 값인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 0인 경우의 수; 및상기 테스트 입력 및 상기 테스트 응답이 모두 1인 경우의 수;를 기반으로 결정된 순서에 따라 종속 접속되는 반도체 장치
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제 7 항에 있어서,상기 각각의 스캔 체인은:상기 다수의 테스트 패턴들 중, 상기 각각의 스캔 체인의 첫 스테이지에 포함되는 기준 스캔 셀의 집합에서 상기 테스트 입력 및 상기 테스트 응답이 모두 상기 더미 값인 기준 스캔 셀이 가장 많이 발생하는 기준 테스트 패턴을 기초로, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 상기 기준 스캔 셀의 다음 스테이지에 종속 접속되되, 해당 테스트 입력 및 해당 테스트 응답에 대한 상기 경우의 수의 내림차순으로 상기 스캔 셀들이 종속 접속되는 반도체 장치
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제 8 항에 있어서,상기 각각의 스캔 체인은:상기 스캔 셀들 중, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 없는 경우, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 응답과 동일한 테스트 응답을 갖는 스캔 셀이 종속 접속되는 반도체 장치
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반도체 장치를 테스트하는 방법에 있어서,상기 반도체 장치에 포함된 다수의 스캔 체인들 각각에 입력되는 테스트 패턴의 첫 입력 값에 따라 상기 스캔 체인들 중 더미 스캔 체인을 결정하는 단계;상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하고, 나머지 스캔 체인의 스캔 셀들에 클럭을 인가하는 단계; 및상기 스캔 체인들에 상기 테스트 패턴을 입력하여 스캔 테스트를 수행하는 단계;를 포함하며,상기 더미 스캔 체인은:스캔 체인 내 모든 스캔 셀들에 테스트 입력으로 더미 값이 입력되고 상기 모든 스캔 셀들이 테스트 응답으로 더미 값을 출력하는 스캔 체인인 반도체 장치 테스트 방법
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제 10 항에 있어서,상기 더미 스캔 체인을 결정하는 단계는:스캔 체인에 입력되는 테스트 패턴의 첫 입력 값이 하이-임피던스인 경우, 해당 스캔 체인을 상기 더미 스캔 체인으로 결정하는 단계를 포함하는 반도체 장치 테스트 방법
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반도체 장치를 테스트하는 방법에 있어서,상기 반도체 장치에 포함된 다수의 스캔 체인들 각각에 입력되는 테스트 패턴의 첫 입력 값에 따라 상기 스캔 체인들 중 더미 스캔 체인을 결정하는 단계;상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하고, 나머지 스캔 체인의 스캔 셀들에 클럭을 인가하는 단계; 및상기 스캔 체인들에 상기 테스트 패턴을 입력하여 스캔 테스트를 수행하는 단계;를 포함하며,상기 더미 스캔 체인을 결정하는 단계 후,상기 스캔 체인들의 입력단에 구비된 입력 마스크부를 이용하여, 상기 스캔 체인들에 대한 입력들 중 상기 더미 스캔 체인에 대한 테스트 패턴의 입력을 차단하고, 상기 나머지 스캔 체인에 대한 입력을 연결하는 단계; 및상기 스캔 체인들의 출력단에 구비된 출력 마스크부를 이용하여, 상기 스캔 체인들에 대한 출력들 중 상기 더미 스캔 체인에 대한 테스트 응답의 출력을 차단하고, 상기 나머지 스캔 체인에 대한 출력을 연결하는 단계;를 더 포함하는 반도체 장치 테스트 방법
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반도체 장치를 테스트하는 방법에 있어서,상기 반도체 장치에 포함된 다수의 스캔 체인들 각각에 입력되는 테스트 패턴의 첫 입력 값에 따라 상기 스캔 체인들 중 더미 스캔 체인을 결정하는 단계;상기 더미 스캔 체인의 스캔 셀들에 대한 클럭을 차단하고, 나머지 스캔 체인의 스캔 셀들에 클럭을 인가하는 단계; 및상기 스캔 체인들에 상기 테스트 패턴을 입력하여 스캔 테스트를 수행하는 단계;를 포함하며,각각의 스캔 체인에 포함된 스캔 셀들은:상기 스캔 테스트에 걸쳐 입력되는 다수의 테스트 패턴들에 대하여 각 스캔 셀마다 계산된,테스트 입력 및 테스트 응답이 모두 더미 값인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 0인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 상기 더미 값 및 1인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 0 및 상기 더미 값인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 모두 0인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 상기 더미 값인 경우의 수;상기 테스트 입력 및 상기 테스트 응답이 각각 1 및 0인 경우의 수; 및상기 테스트 입력 및 상기 테스트 응답이 모두 1인 경우의 수;를 기반으로 결정된 순서에 따라 종속 접속되는 반도체 장치 테스트 방법
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제 14 항에 있어서,상기 각각의 스캔 체인은:상기 다수의 테스트 패턴들 중, 상기 각각의 스캔 체인의 첫 스테이지에 포함되는 기준 스캔 셀의 집합에서 상기 테스트 입력 및 상기 테스트 응답이 모두 상기 더미 값인 기준 스캔 셀이 가장 많이 발생하는 기준 테스트 패턴을 기초로, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 상기 기준 스캔 셀의 다음 스테이지에 종속 접속되되, 해당 테스트 입력 및 해당 테스트 응답에 대한 상기 경우의 수의 내림차순으로 상기 스캔 셀들이 종속 접속되는 반도체 장치 테스트 방법
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제 15 항에 있어서,상기 각각의 스캔 체인은:상기 스캔 셀들 중, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 입력 및 테스트 응답과 각각 동일한 테스트 입력 및 테스트 응답을 갖는 스캔 셀이 없는 경우, 상기 기준 테스트 패턴에 대한 상기 기준 스캔 셀의 테스트 응답과 동일한 테스트 응답을 갖는 스캔 셀이 종속 접속되는 반도체 장치 테스트 방법
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컴퓨터로 읽을 수 있는 기록매체에 있어서,제 10 항, 제 12 항 내지 제 16 항 중 어느 한 항에 따른 반도체 장치 테스트 방법을 실행하기 위한 프로그램이 기록된 기록매체
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컴퓨터와 결합되어 제 10 항, 제 12 항 내지 제 16 항 중 어느 한 항에 따른 반도체 장치 테스트 방법을 실행시키기 위하여 매체에 저장된 컴퓨터 프로그램
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