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메모리 장치

  • 기술번호 : KST2015126860
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 메모리 장치에 관한 것으로, 크로스 커플드 인버터(cross coupled inverter) 및 크로스 커플드 인버터의 데이터 저장 노드에 연결되는 패스게이트 트랜지스터(passgate transistor)를 포함하는 비트셀(bit-cell); 패스게이트 트랜지스터와 쓰기 동작용 비트 라인 사이에 연결되는 쓰기 동작 트랜지스터; 읽기 동작용 비트 라인에 드레인단이 연결되고, 패스게이트 트랜지스터에 게이트단이 연결되는 읽기 버퍼 트랜지스터; 및 패스게이트 트랜지스터 및 쓰기 동작 트랜지스터 사이의 로컬 라인에 연결되어, 비트셀에 저장된 데이터 값에 따라 읽기 버퍼 트랜지스터의 게이트단의 전압을 구동하는 구동 트랜지스터부를 포함하는 메모리 장치를 개시한다.
Int. CL G11C 11/413 (2006.01)
CPC G11C 11/4125(2013.01) G11C 11/4125(2013.01) G11C 11/4125(2013.01) G11C 11/4125(2013.01)
출원번호/일자 1020140159773 (2014.11.17)
출원인 연세대학교 산학협력단
등록번호/일자 10-1548343-0000 (2015.08.24)
공개번호/일자
공고번호/일자 (20150901) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2014.11.17)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

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번호 이름 국적 주소
1 정성욱 대한민국 서울특별시 서대문구
2 강규만 대한민국 경기도 군포시
3 정한울 대한민국 서울특별시 강남구
4 양영휘 대한민국 서울특별시 서대문구
5 박주현 대한민국 인천광역시 부평구

대리인

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번호 이름 국적 주소
1 권혁수 대한민국 서울특별시 강남구 언주로 ***, *층(삼일빌딩, 역삼동)(KS고려국제특허법률사무소)
2 송윤호 대한민국 서울특별시 강남구 언주로 *** (역삼동) *층(삼일빌딩)(케이에스고려국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2014.11.17 수리 (Accepted) 1-1-2014-1102139-17
2 [대리인사임]대리인(대표자)에 관한 신고서
[Resignation of Agent] Report on Agent (Representative)		 2015.01.20 수리 (Accepted) 1-1-2015-0060422-60
3 [우선심사신청]심사청구(우선심사신청)서
[Request for Preferential Examination] Request for Examination (Request for Preferential Examination)		 2015.03.20 수리 (Accepted) 1-1-2015-0272728-97
4 [우선심사신청]선행기술조사의뢰서
[Request for Preferential Examination] Request for Prior Art Search		 2015.03.23 수리 (Accepted) 9-1-9999-9999999-89
5 [우선심사신청]선행기술조사보고서
[Request for Preferential Examination] Report of Prior Art Search		 2015.04.07 수리 (Accepted) 9-1-2015-0021598-81
6 의견제출통지서
Notification of reason for refusal		 2015.04.15 발송처리완료 (Completion of Transmission) 9-5-2015-0250657-85
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2015.06.02 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2015-0532287-85
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2015.06.02 수리 (Accepted) 1-1-2015-0532286-39
9 최후의견제출통지서
Notification of reason for final refusal		 2015.07.29 발송처리완료 (Completion of Transmission) 9-5-2015-0508644-10
10 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2015.07.31 수리 (Accepted) 1-1-2015-0747663-25
11 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2015.07.31 보정승인 (Acceptance of amendment) 1-1-2015-0747664-71
12 등록결정서
Decision to grant		 2015.08.12 발송처리완료 (Completion of Transmission) 9-5-2015-0542123-32
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
크로스 커플드 인버터(cross coupled inverter) 및 상기 크로스 커플드 인버터의 데이터 저장 노드에 연결되는 패스게이트 트랜지스터(passgate transistor)를 포함하는 비트셀(bit-cell);읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 패스게이트 트랜지스터의 소스단 또는 드레인단에 게이트단이 연결되는 읽기 버퍼 트랜지스터;상기 패스게이트 트랜지스터와 쓰기 동작용 비트 라인 사이에 연결되는 쓰기 동작 트랜지스터;상기 패스게이트 트랜지스터 및 상기 쓰기 동작 트랜지스터 사이의 로컬 라인에 연결되어, 상기 비트셀에 저장된 데이터 값에 따라 상기 읽기 버퍼 트랜지스터의 게이트단 전압을 구동하는 구동 트랜지스터부; 및상기 로컬 라인과 상기 쓰기 동작용 비트 라인 사이에 연결되고, 홀드(hold) 동작시 상기 로컬 라인과 상기 쓰기 동작용 비트 라인을 연결하는 블록마스크 트랜지스터를 포함하는 메모리 장치
2 2
제1 항에 있어서,상기 구동 트랜지스터부는,2개의 상기 데이터 저장 노드 중 제1 데이터 저장 노드 측에 구비된 제1 패스게이트 트랜지스터 및 제1 쓰기 동작 트랜지스터 사이의 제1 로컬 라인에 드레인단이 연결되고, 제2 데이터 저장 노드 측에 구비된 제2 패스게이트 트랜지스터 및 제2 쓰기 동작 트랜지스터 사이의 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터;상기 제1 로컬 라인에 게이트단이 연결되고, 상기 제2 로컬 라인에 드레인단이 연결되는 제2 구동 트랜지스터; 및읽기 동작시 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 공급 전압에 상응하는 구동 전압을 인가하는 공급전압 인가부를 포함하는 메모리 장치
3 3
제2 항에 있어서,상기 구동 트랜지스터부는 읽기 동작시 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 상기 구동 전압에 상응하는 전압을 형성하여 상기 읽기 버퍼 트랜지스터의 게이트단 전압을 구동하는 메모리 장치
4 4
제2 항에 있어서,상기 공급전압 인가부는, 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 드레인단이 연결되고, 공급 전압을 소스단을 통해 인가받는 제3 구동 트랜지스터를 포함하는 메모리 장치
5 5
제4 항에 있어서,상기 제3 구동 트랜지스터의 게이트단 및 상기 읽기 버퍼 트랜지스터의 소스단에 읽기 동작용 워드 라인의 전압이 인가되는 메모리 장치
6 6
삭제
7 7
제5 항에 있어서,읽기 동작시 상기 블록마스크 트랜지스터의 게이트단 전압이 감소된 후, 읽기 동작이 수행되는 비트셀의 워드 라인 전압이 증가된 다음, 상기 읽기 동작용 워드 라인의 전압이 감소되는 메모리 장치
8 8
크로스 커플드 인버터(cross coupled inverter) 및 상기 크로스 커플드 인버터의 데이터 저장 노드에 연결되는 패스게이트 트랜지스터(passgate transistor)를 포함하는 비트셀(bit-cell);읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 패스게이트 트랜지스터에 게이트단이 연결되는 읽기 버퍼 트랜지스터;상기 패스게이트 트랜지스터와 쓰기 동작용 비트 라인 사이에 연결되는 쓰기 동작 트랜지스터; 및상기 패스게이트 트랜지스터 및 상기 쓰기 동작 트랜지스터 사이의 로컬 라인에 연결되어, 상기 비트셀에 저장된 데이터 값에 따라 상기 읽기 버퍼 트랜지스터의 게이트단 전압을 구동하는 구동 트랜지스터부를 포함하며,읽기 동작시, 읽기 동작이 수행되는 비트셀의 워드 라인에 공급 전압보다 낮은 억제 전압이 형성되는 메모리 장치
9 9
크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 연결되는 제1 패스게이트 트랜지스터(passgate transistor) 및 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 연결되는 제2 패스게이트 트랜지스터를 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀의 제1 패스게이트 트랜지스터끼리 제1 로컬 라인으로 소스단 또는 드레인단이 연결되며, 상기 복수의 비트셀의 제2 패스게이트 트랜지스터끼리 제2 로컬 라인으로 소스단 또는 드레인단이 연결되는 메모리 장치로서,상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인 사이에 연결되는 제1 쓰기 동작 트랜지스터;상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인 사이에 연결되는 제2 쓰기 동작 트랜지스터;제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터;제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터;상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터, 및 상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터를 포함하는 구동 트랜지스터부를 포함하며,상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인 사이에 연결되고, 홀드(hold) 동작시 상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인을 연결하는 제1 블록마스크 트랜지스터; 및상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인 사이에 연결되고, 홀드 동작시 상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인을 연결하는 제2 블록마스크 트랜지스터를 더 포함하는 메모리 장치
10 10
제9 항에 있어서,상기 구동 트랜지스터부는 읽기 동작시 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 공급 전압에 상응하는 구동 전압을 인가하는 공급전압 인가부를 더 포함하는 메모리 장치
11 11
제10 항에 있어서,상기 구동 트랜지스터부는 읽기 동작시 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 상기 구동 전압에 상응하는 전압을 형성하여, 상기 제1 읽기 버퍼 트랜지스터 및 상기 제2 읽기 버퍼 트랜지스터 중 어느 하나의 게이트단 전압을 구동하는 메모리 장치
12 12
제10 항에 있어서,상기 공급전압 인가부는, 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 드레인단이 연결되고, 공급 전압을 소스단을 통해 인가받는 제3 구동 트랜지스터를 포함하는 메모리 장치
13 13
삭제
14 14
크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 연결되는 제1 패스게이트 트랜지스터(passgate transistor) 및 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 연결되는 제2 패스게이트 트랜지스터를 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀의 제1 패스게이트 트랜지스터끼리 제1 로컬 라인으로 연결되며, 상기 복수의 비트셀의 제2 패스게이트 트랜지스터끼리 제2 로컬 라인으로 연결되는 메모리 장치로서,상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인 사이에 연결되는 제1 쓰기 동작 트랜지스터;상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인 사이에 연결되는 제2 쓰기 동작 트랜지스터;제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터;제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터;상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터, 및 상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터를 포함하는 구동 트랜지스터부를 더 포함하며,읽기 동작시, 읽기 동작이 수행되는 비트셀의 워드 라인에 공급 전압보다 낮은 억제 전압이 형성되는 메모리 장치
15 15
크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 연결되는 제1 패스게이트 트랜지스터(passgate transistor) 및 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 연결되는 제2 패스게이트 트랜지스터를 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀의 제1 패스게이트 트랜지스터끼리 제1 로컬 라인으로 연결되며, 상기 복수의 비트셀의 제2 패스게이트 트랜지스터끼리 제2 로컬 라인으로 연결되는 메모리 장치로서,상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인 사이에 연결되는 제1 쓰기 동작 트랜지스터;상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인 사이에 연결되는 제2 쓰기 동작 트랜지스터;제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터;제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터;상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터, 및 상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터를 포함하는 구동 트랜지스터부를 더 포함하며,쓰기 동작시, 상기 제1 쓰기 동작용 비트 라인 및 상기 제2 쓰기 동작용 비트 라인 중 어느 하나에 접지 전압보다 낮은 음의 전압이 형성되고, 쓰기 동작이 수행되는 비트셀의 워드 라인에 공급 전압보다 낮은 억제 전압이 형성되는 메모리 장치
16 16
크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 연결되는 제1 패스게이트 트랜지스터(passgate transistor) 및 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 연결되는 제2 패스게이트 트랜지스터를 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀의 제1 패스게이트 트랜지스터끼리 제1 로컬 라인으로 소스단 또는 드레인단이 연결되며, 상기 복수의 비트셀의 제2 패스게이트 트랜지스터끼리 제2 로컬 라인으로 소스단 또는 드레인단이 연결되는 메모리 장치로서,상기 제1 로컬 라인 및 상기 제2 로컬 라인에 연결되고, 읽기 동작시 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 구동 전압에 상응하는 전압을 형성하는 구동 트랜지스터부;상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인 사이에 연결되는 제1 쓰기 동작 트랜지스터;상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인 사이에 연결되는 제2 쓰기 동작 트랜지스터;상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인 사이에 연결되고, 홀드(hold) 동작시 상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인을 연결하는 제1 블록마스크 트랜지스터; 및상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인 사이에 연결되고, 홀드 동작시 상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인을 연결하는 제2 블록마스크 트랜지스터를 더 포함하는 메모리 장치
17 17
제16 항에 있어서,상기 구동 트랜지스터부는,상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터;상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터; 및상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단과 연결되고, 읽기 동작시 논리 '1' 값을 저장하는 데이터 저장 노드 측의 로컬 라인에 구동 전압에 상응하는 전압을 형성하는 제3 구동 트랜지스터를 포함하는 메모리 장치
18 18
제16 항에 있어서,제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터; 및제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터;를 더 포함하는 메모리 장치
19 19
크로스 커플드 인버터(cross coupled inverter), 상기 크로스 커플드 인버터의 제1 데이터 저장 노드에 일단이 연결되는 제1 패스게이트 트랜지스터(passgate transistor), 상기 크로스 커플드 인버터의 제2 데이터 저장 노드에 일단이 연결되는 제2 패스게이트 트랜지스터, 그리고 상기 제1 패스게이트 트랜지스터 및 상기 제2 패스게이트 트랜지스터의 게이트단에 연결되는 워드 라인을 포함하는 비트셀(bit-cell)을 다수 개 포함하고, 같은 그룹에 속하는 복수의 비트셀 간에 제1 패스게이트 트랜지스터의 타단끼리 제1 로컬 라인으로 연결되며, 상기 복수의 비트셀 간에 제2 패스게이트 트랜지스터의 타단끼리 제2 로컬 라인으로 연결되는 메모리 장치로서,상기 제1 로컬 라인과 제1 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제1 쓰기 동작 트랜지스터;상기 제2 로컬 라인과 제2 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제2 쓰기 동작 트랜지스터;제1 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제1 읽기 버퍼 트랜지스터;제2 읽기 동작용 비트 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제2 읽기 버퍼 트랜지스터;상기 제1 로컬 라인과 상기 제1 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제1 블록마스크 트랜지스터;상기 제2 로컬 라인과 상기 제2 쓰기 동작용 비트 라인에 드레인단과 소스단이 연결되는 제2 블록마스크 트랜지스터;상기 제1 로컬 라인에 드레인단이 연결되고, 상기 제2 로컬 라인에 게이트단이 연결되는 제1 구동 트랜지스터;상기 제2 로컬 라인에 드레인단이 연결되고, 상기 제1 로컬 라인에 게이트단이 연결되는 제2 구동 트랜지스터; 및상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터의 소스단에 드레인단이 연결되는 제3 구동 트랜지스터를 더 포함하는 메모리 장치
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 연세대학교산학협력단 전자정보디바이스산업원천기술개발 22nm급 이하 파운드리 소자 및 PDK 기술 개발