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정적 메모리 셀로서,제 1 백 게이트 노드를 포함하는 제 1 패스 게이트 트랜지스터;제 2 백 게이트 노드를 포함하는 제 2 패스 게이트 트랜지스터;제 3 백 게이트 노드를 포함하는 제 1 풀 다운 트랜지스터; 및제 4 백 게이트 노드를 포함하는 제 2 풀 다운 트랜지스터를 포함하고,상기 제 1 풀 다운 트랜지스터의 소스 노드, 상기 제 2 풀 다운 트랜지스터의 소스 노드, 상기 제 1 백 게이트 노드, 상기 제 2 백 게이트 노드, 상기 제 3 백 게이트 노드 및 상기 제 4 백 게이트 노드는 공통 노드를 형성하도록 서로 전기적으로 커플링되는,정적 메모리 셀
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제 1 항에 있어서,상기 제 1 패스 게이트 트랜지스터는, 상기 공통 노드가 0 볼트보다 높은 전위로 상승할 때 상기 제 2 풀 다운 트랜지스터에 데이터를 전달하도록 구성되고, 상기 제 2 패스 게이트 트랜지스터는 상기 공통 노드가 0볼트 보다 높은 전위로 상승할 때 상기 제 1 풀 다운 트랜지스터에 데이터를 전달하도록 구성되는,정적 메모리 셀
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제 1 항에 있어서,상기 제 1 패스 게이트 트랜지스터 및 상기 제 1 풀 다운 트랜지스터에 커플링되는 제 1 풀 업 트랜지스터; 및 상기 제 2 패스 게이트 트랜지스터 및 상기 제 2 풀 다운 트랜지스터에 커플링되는 제 2 풀 업 트랜지스터를 더 포함하는,정적 메모리 셀
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제 1 항에 있어서,상기 제 1 패스 게이트 트랜지스터의 바디는 상기 제 1 백 게이트 노드를 포함하는,정적 메모리 셀
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제 1 항에 있어서,상기 제 1 풀 다운 트랜지스터의 바디는 상기 제 3 백 게이트 노드를 포함하는,정적 메모리 셀
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정적 메모리 셀에 기록하는 방법으로서,메모리 셀을 제공하는 단계 ― 상기 메모리 셀은,제 1 백 게이트 노드를 포함하는 제 1 패스 게이트 트랜지스터;제 2 백 게이트 노드를 포함하는 제 2 패스 게이트 트랜지스터;제 3 백 게이트 노드를 포함하는 제 1 풀 다운 트랜지스터; 및제 4 백 게이트 노드를 포함하는 제 2 풀 다운 트랜지스터를 포함하고,상기 제 1 풀 다운 트랜지스터의 소스 노드, 상기 제 2 풀 다운 트랜지스터의 소스 노드, 상기 제 1 백 게이트 노드, 상기 제 2 백 게이트 노드, 상기 제 3 백 게이트 노드 및 상기 제 4 백 게이트 노드는 공통 노드를 형성하도록 서로 전기적으로 커플링됨 ― ; 및접지를 초과하게 상기 공통 노드의 전위를 상승시키는 단계; 및상기 공통 노드의 전위가 접지를 초과하는 동안, 상기 제 1 패스 게이트 트랜지스터 및 상기 제 2 패스 게이트 트랜지스터에 전류를 통과시키는 단계를 포함하는,정적 메모리 셀에 기록하는 방법
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제 6 항에 있어서,상기 제 1 패스 게이트 트랜지스터는, 상기 공통 노드가 0 볼트보다 높은 전위로 상승할 때 상기 제 2 풀 다운 트랜지스터에 데이터를 전달하도록 구성되고, 상기 제 2 패스 게이트 트랜지스터는 상기 공통 노드가 0볼트 보다 높은 전위로 상승할 때 상기 제 1 풀 다운 트랜지스터에 데이터를 전달하도록 구성되는,정적 메모리 셀에 기록하는 방법
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제 6 항에 있어서,상기 제 1 패스 게이트 트랜지스터 및 상기 제 1 풀 다운 트랜지스터에 커플링되는 제 1 풀 업 트랜지스터; 및 상기 제 2 패스 게이트 트랜지스터 및 상기 제 2 풀 다운 트랜지스터에 커플링되는 제 2 풀 업 트랜지스터를 더 포함하는,정적 메모리 셀에 기록하는 방법
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제 6 항에 있어서,상기 제 1 패스 게이트 트랜지스터의 바디는 상기 제 1 백 게이트 노드를 포함하는,정적 메모리 셀에 기록하는 방법
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제 6 항에 있어서,상기 제 1 풀 다운 트랜지스터의 바디는 상기 제 3 백 게이트 노드를 포함하는,정적 메모리 셀에 기록하는 방법
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11
정적 메모리 셀로서,제 1 백 게이트 노드 및 패스 게이트 판독 선호 게이트 길이를 포함하는 제 1 패스 게이트 트랜지스터;제 2 백 게이트 노드 및 패스 게이트 판독 선호 게이트 길이를 포함하는 제 2 패스 게이트 트랜지스터;제 3 백 게이트 노드 및 풀 다운 판독 선호 게이트 폭을 포함하는 제 1 풀 다운 트랜지스터; 및제 4 백 게이트 노드 및 풀 다운 판독 선호 게이트 폭을 포함하는 제 2 풀 다운 트랜지스터를 포함하고,상기 제 1 풀 다운 트랜지스터의 소스 노드, 상기 제 2 풀 다운 트랜지스터의 소스 노드, 상기 제 1 백 게이트 노드, 상기 제 2 백 게이트 노드, 상기 제 3 백 게이트 노드 및 상기 제 4 백 게이트 노드는 공통 노드를 형성하도록 서로 전기적으로 커플링되는,정적 메모리 셀
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제 11 항에 있어서,상기 제 1 패스 게이트 트랜지스터 및 상기 제 2 패스 게이트 트랜지스터 각각은 판독 선호 게이트 길이를 갖고, 상기 판독 선호 게이트 길이는 상기 정적 메모리 셀에서 다른 디바이스들의 게이트 길이보다 더 긴,정적 메모리 셀
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13
제 11 항에 있어서,상기 제 1 풀 다운 트랜지스터 및 상기 제 2 풀 다운 트랜지스터 각각은 판독 선호 게이트 폭을 갖고, 상기 판독 선호 게이트 폭은 상기 정적 메모리 셀에서 다른 디바이스들의 게이트 폭보다 더 넓은,정적 메모리 셀
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14
제 1 항에 있어서,상기 제 1 패스 게이트 트랜지스터는, 상기 공통 노드가 0 볼트보다 높은 전위로 상승할 때 상기 제 2 풀 다운 트랜지스터에 데이터를 전달하도록 구성되고, 상기 제 2 패스 게이트 트랜지스터는 상기 공통 노드가 0볼트 보다 높은 전위로 상승할 때 상기 제 1 풀 다운 트랜지스터에 데이터를 전달하도록 구성되는,정적 메모리 셀
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제 11 항에 있어서,상기 제 1 패스 게이트 트랜지스터 및 상기 제 1 풀 다운 트랜지스터에 커플링되는 제 1 풀 업 트랜지스터; 및 상기 제 2 패스 게이트 트랜지스터 및 상기 제 2 풀 다운 트랜지스터에 커플링되는 제 2 풀 업 트랜지스터를 더 포함하는,정적 메모리 셀
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제 11 항에 있어서,상기 제 1 패스 게이트 트랜지스터의 바디는 상기 제 1 백 게이트 노드를 포함하는,정적 메모리 셀
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제 11 항에 있어서,상기 제 1 풀 다운 트랜지스터의 바디는 상기 제 3 백 게이트 노드를 포함하는,정적 메모리 셀
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정적 메모리 셀로서,제 1 패스 게이트 트랜지스터를 바이어싱하기 위한 제 1 수단을 포함하는 제 1 패스 게이트 트랜지스터;제 2 패스 게이트 트랜지스터를 바이어싱하기 위한 제 2 수단을 포함하는 제 1 패스 게이트 트랜지스터;제 1 풀 다운 트랜지스터를 바이어싱하기 위한 제 3 수단을 포함하는 제 1 풀 다운 트랜지스터; 및제 2 풀 다운 트랜지스터를 바이어싱하기 위한 제 4 수단을 포함하는 제 2 풀 다운 트랜지스터를 포함하고,상기 제 1 풀 다운 트랜지스터의 소스 노드, 상기 제 2 풀 다운 트랜지스터의 소스 노드, 상기 제 1 수단, 상기 제 2 수단, 상기 제 3 수단 및 상기 제 4 수단은 공통 노드를 형성하도록 서로 전기적으로 커플링되는,정적 메모리 셀
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제 18 항에 있어서,접지를 초과하게 상기 공통 노드의 전위를 상승시키기 위한 수단; 및상기 공통 노드의 전위가 접지를 초과하는 동안 상기 제 1 패스 게이트 트랜지스터 및 상기 제 2 패스 게이트 트랜지스터에 전류를 통과시키기 위한 수단을 더 포함하는,정적 메모리 셀
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제 18 항에 있어서,상기 제 1 수단, 상기 제 2 수단, 상기 제 3 수단 및 상기 제 4 수단 중 적어도 하나는 백 게이트인,정적 메모리 셀
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