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(a) 기판을 제공하는 단계;(b) 상기 기판 상에 절연막을 형성하는 단계(c) 상기 절연막을 패터닝하여 트렌치 구조를 형성하는 패터닝 수행 단계로서, 상기 트렌치 구조는 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역으로 구분되고, 제1 트렌치 영역과 제2 트렌치 영역의 폭은 상이한 것인, 상기 패터닝 수행 단계와;(d) 상기 트렌치 구조 내에 Ge 및 III-V족 화합물 반도체 중 적어도 하나를 성장시켜 상기 제2 트렌치 영역에 결함 없는 활성 채널층을 형성하는 단계로서, 상기 트렌치 구조 내의 활성 채널층은 인접 트렌치 구조 내의 활성 채널층과 전기적으로 고립되어 있는 것인, 상기 활성 채널층을 형성하는 단계;(e) 연마 공정을 수행하여 상기 활성 채널층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법
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청구항 1에 있어서, 상기 기판 상에 상기 절연막을 형성한 후 상기 패터닝 수행 단계 전에, 상기 연마 공정에 대한 스토퍼 역할을 하는 스토퍼 막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법
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3
청구항 1에 있어서, 상기 제1 트렌치 영역의 폭은 상기 제2 트렌치 영역의 폭보다 좁게 형성되어, 상기 트렌치 구조는 이중 폭의 트렌치 구조를 갖는 것을 특징으로 하는 반도체 소자 제조 방법
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청구항 3에 있어서, 상기 이중 폭의 트렌치 구조는 상기 패터닝 수행 단계에서 포토레지스트 및 드라이 엣칭 공정을 실시하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법
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청구항 4에 있어서, 상기 이중 폭의 트렌치 구조를 형성하기 위하여 상기 패터닝 수행 단계에서 실시되는 상기 포토레지스트 및 드라이 엣칭 공정은 상기 절연막을 포토레지스트 및 드라이 엣칭을 이용하여 제1 폭의 상기 제1 트렌치 영역을 형성하는 단계, 전면에 걸쳐 포토레지스트를 형성하는 단계, 상기 제1 트렌치 영역 상에 상기 제1 폭보다 더 넓은 제2 폭의 패턴을 형성하는 단계, 드라이 엣칭을 이용하여 상기 포토레지스트는 유지하면서 상기 절연막을 엣칭하는 단계, 상기 유지되어 있는 포토레지스트를 제거하여, 제1 폭의 제1 트렌치 영역과 제2 폭의 제2 트렌치 영역을 포함하는 상기 이중 폭의 트렌치 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법
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청구항 3에 있어서, 상기 제1 트렌치 영역의 높이는 그 폭보다 2배 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법
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7
청구항 3에 있어서, 상기 제1 트렌치 영역에서 상기 Ge 및 III-V족 화합물 반도체 중 적어도 하나로 이루어지는 활성 채널층은 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법
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8
청구항 1에 있어서, 상기 기판으로서 Si 기판을 이용하고, 상기 (c) 단계에서 상기 Si 기판이 노출되도록 상기 절연막을 패터닝하여, 상기 트렌치 구조를 형성하는 것인 반도체 소자 제조 방법
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9
청구항 8에 있어서, 상기 (d) 단계에서 상기 트렌치 구조 내에서 상기 노출된 Si 기판 상에 상기 Ge의 활성 채널층을 형성하고, 그 위에 III-V족 화합물 반도체의 활성 채널층을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법
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10
청구항 9에 있어서, 상기 Ge의 활성 채널층은 상기 트렌치 구조 내에서 그 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법
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11
청구항 9에 있어서, 상기 Ge의 활성 채널층 위에 Ge 보다 밴드갭 에너지가 낮은 III-V족 화합물 반도체의 활성 채널층을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법
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12
청구항 9에 있어서, 상기 Ge의 활성 채널층 위에 복수의 층으로 구성되는 III-V족 화합물 반도체의 활성 채널층을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법
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13
청구항 12에 있어서, 상기 III-V족 화합물 반도체의 활성 채널층은 밴드갭 에너지가 서로 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge의 활성 채널층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 특징으로 하는 반도체 소자 제조 방법
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14
청구항 13에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge의 활성 채널층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성되는 것을 특징으로 하는 반도체 소자 제조 방법
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15
청구항 1 내지 청구항 14 중 어느 한 항에 있어서, 상기 (e) 단계에서 화학기계적 연마(CMP) 공정을 수행하는 것을 특징으로 하는 반도체 소자 제조 방법
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16
기판과;상기 기판 상에 형성된 산화막으로서, 상기 산화막은, 기판 쪽의 제1 트렌치 영역과 제1 트렌치 영역 상의 제2 트렌치 영역을 포함하며 제1 트렌치 영역과 제2 트렌치 영역은 그 폭이 서로 다른 트렌치 구조를 갖는 것인, 상기 산화막과;상기 트렌치 구조 내에 형성되고, Ge 및 III-V족 화합물 반도체 중 적어도 하나로 이루어지는 활성 채널층으로서, 상기 제2 트렌치 영역 내의 Ge 및 III-V족 화합물 반도체 중 적어도 하나에는 제1 트렌치 영역의 것과 비교하여 결함이 적거나 없는 것인, 상기 활성 채널층과;상기 활성 채널층 상에 형성되는 게이트 유전막과;상기 게이트 유전막 상에 형성된 금속 게이트를 포함하고, 서로 인접하는 상기 활성 채널층은 상기 트렌치 구조에 의해 전기적으로 고립되어 있는 것인 반도체 소자
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17
청구항 16에 있어서, 상기 기판으로서 Si 기판을 이용하는 것을 특징으로 하는 반도체 소자
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18
청구항 16에 있어서, 상기 산화막 상에 스토퍼 막을 더 포함하는 반도체 소자
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청구항 16에 있어서, 상기 제1 트렌치 영역의 폭은 상기 제2 트렌치 영역의 폭보다 좁은 것을 특징으로 하는 반도체 소자
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20
청구항 19에 있어서, 상기 제1 트렌치 영역의 높이는 그 폭보다 2배 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자
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21
청구항 19에 있어서, 상기 제1 트렌치 영역에서 상기 Ge 및 III-V족 화합물 반도체 중 적어도 하나로 이루어지는 활성 채널층은 높이와 폭의 비가 2 이상이 되도록 형성되는 것을 특징으로 하는 반도체 소자
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22
청구항 17에 있어서, 상기 트렌치 구조 내에 상기 Si 기판 상에 형성된 Ge 층과 그 위에 형성된 III-V족 화합물 반도체층을 포함하는 것을 특징으로 하는 반도체 소자
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23
청구항 22에 있어서, 상기 Ge 층 위에 형성된 상기 III-V족 화합물 반도체층의 화합물 반도체는 상기 Ge 보다 밴드갭 에너지가 낮은 것을 특징으로 하는 반도체 소자
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24
청구항 22에 있어서, 상기 Ge 층 위에 형성된 상기 III-V족 화합물 반도체층은 복수의 층으로 구성되는 것을 특징으로 하는 반도체 소자
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25
청구항 24에 있어서, 상기 III-V족 화합물 반도체층은 밴드갭 에너지가 서로 다른 복수의 층으로 구성되고, 그 중 최상부의 III-V족 화합물 반도체층과 상기 Ge 층 사이의 III-V족 화합물 반도체층은 상기 최상부의 III-V족 화합물 반도체층보다 큰 밴드갭 에너지를 갖는 것을 특징으로 하는 반도체 소자
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26
청구항 25에 있어서, 상기 최상부의 III-V족 화합물 반도체층은 InGaAs로 구성되고, 상기 Ge 층 바로 위에 형성되는 III-V족 화합물 반도체층은 InP 또는 GaAs로 구성되는 것을 특징으로 하는 반도체 소자
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