| 1 |
1
금속게이트와 소스 및 드레인영역을 갖는 P형 및 N형 FET를 포함하는 CMOS 장치로서,
제 1 및 제 2 영역이 구분 정의된 실리콘기판;
상기 실리콘기판의 일면을 덮는 Ge 층;
상기 Ge 층을 덮는 Si 캡층;
상기 제 1 영역의 상기 Si 캡층을 덮는 게이트절연막을 포함하는 P형 MISFET;
상기 MISFET와 상기 제 1 영역을 덮는 제 1 보호막;
상기 제 2 영역의 상기 Si 캡층을 덮는 이종접합구조의 III-V 화합물 반도체층을 포함하는 N형 HEMT;
상기 제 1 보호막과 상기 HEMT와 상기 제 2 영역을 덮는 제 2 보호막;
상기 제 1 및 제 2 보호막을 관통해서 상기 MISFET의 제 1 금속게이트, 소스 및 드레인영역에 각각 연결되는 제 1 게이트, 소스, 드레인전극; 및
상기 제 2 보호막을 관통해서 상기 HEMT의 제 2 금속게이트, 소스 및 드레인영역에 각각 연결되는 제 2 게이트, 소스, 드레인전극을 포함하는 CMOS 장치
|
| 2 |
2
청구항 1에 있어서,
상기 실리콘기판은 Si 웨이퍼이고, 상기 게이트절연막은 유전상수 7
|
| 3 |
3
청구항 1에 있어서,
상기 제 1 및 제 2 영역의 절연을 위해 상기 Si 캡층, 상기 Ge층, 상기 실리콘기판의 일면에 형성된 트랜치를 더 포함하는 CMOS 장치
|
| 4 |
4
금속게이트와 소스 및 드레인영역을 갖는 P형 및 N형 FET를 포함하는 CMOS 장치의 제조방법으로서,
(a) 실리콘기판의 일면에 Ge층, Si 캡층을 차례로 결정성장하는 단계;
(b) 상기 실리콘기판을 전기적으로 절연된 제 1 및 제 2 영역으로 구분하는 단계;
(c) 상기 제 1 영역의 상기 Si 캡층에 게이트절연막을 적층하고, 제 1 금속게이트, 소스 및 드레인영역을 포함하는 P형 MISFET를 형성하는 단계;
(d) 상기 MISFET와 상기 제 1 영역을 덮는 제 1 보호막을 형성하는 단계;
(e) 상기 제 2 영역의 상기 Si 캡층에 이종접합구조의 III-V 화합물 반도체 층을 선택적 결정성장하고, 제 2 금속게이트, 소스 및 드레인영역을 포함하는 N형 HEMT를 형성하는 단계; 및
(f) 상기 제 1 보호막과 상기 HEMT와 상기 제 2 영역을 덮는 제 2 보호막을 적층하고, 상기 제 1 및 제 2 보호막을 관통해서 상기 MISFET의 제 1 금속게이트, 소스 및 드레인영역에 각각 연결되는 제 1 게이트, 소스, 드레인전극과 상기 제 2 보호막을 관통해서 상기 HEMT의 제 2 금속게이트, 소스 및 드레인영역에 각각 연결되는 제 2 게이트, 소스, 드레인전극을 형성하는 단계를 포함하는 CMOS 장치의 제조방법
|
| 5 |
5
청구항 4에 있어서,
상기 (c) 단계는,
(c1) 상기 Si 캡층에 유전상수 7
|
| 6 |
6
청구항 4에 있어서,
상기 (d) 단계는, 상기 MISFET와 제 1 및 제 2 영역을 덮도록 질화막을 증착한 후 제 4 포토리소그라피로 상기 제 1 보호막을 얻는 단계를 포함하는 CMOS 장치의 제조방법
|
| 7 |
7
청구항 4에 있어서,
상기 (e) 단계는,
(e1) 상기 Si 캡층에 반절연체층, 버퍼층, 2D 채널층, 이동전자공급층, 하이밴드갭층, N형 불순물이 도핑된 표면층을 차례로 선택적 결정성장하여 상기 III-V 화합물 반도체층을 얻는 단계;
(e2) 상기 III-V 화합물 반도체층을 덮는 제 3 금속박막을 증착하고, 제 5 포토리소그라피 후 350℃의 저온 어닐링에 의한 실리사이드로 상기 제 2 소스 및 드레인영역을 얻는 단계;
(e3) 상기 III-V 화합물 반도체층을 게이트 리세스 식각하여 그루부를 형성하는 단계; 및
(e4) 상기 그루부를 덮는 제 4 금속박막을 증착하고 제 6 포토리소그라피로 상기 제 2 금속게이트를 얻는 단계를 포함하는 CMOS 장치의 제조방법
|
| 8 |
8
청구항 4에 있어서,
상기 (f) 단계는,
(f1) 상기 제 1 보호막과 상기 HEMT와 상기 제 2 영역을 덮는 질화막의 제 2 보호막을 적층하는 단계;
(f2) 제 7 포토리소그라피로 상기 제 1 및 제 2 보호막을 관통해서 상기 MISFET의 제 1 금속게이트, 소스 및 드레인 영역을 각각 노출시키는 제 1 내지 제 3 컨택홀과, 상기 제 2 보호막을 관통해서 상기 HEMT의 제 2 금속게이트, 소스 및 드레인영역을 각각 노출시키는 제 4 내지 제 6 컨택홀을 형성하는 단계; 및
(f3) 제 5 금속박막증착과 제 8 포토리소그라피로 상기 제 1 및 제 2 게이트, 소스, 드레인전극을 얻는 단계를 포함하는 CMOS 장치의 제조방법
|
| 9 |
9
삭제
|
| 10 |
10
삭제
|
| 11 |
11
삭제
|
| 12 |
12
삭제
|
| 13 |
13
삭제
|
| 14 |
14
삭제
|
| 15 |
15
삭제
|
| 16 |
16
삭제
|
| 17 |
17
삭제
|
| 18 |
18
삭제
|
| 19 |
19
삭제
|
| 20 |
20
삭제
|
| 21 |
21
삭제
|
| 22 |
22
삭제
|
