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전력 분석 공격에 안전한 로직 회로

  • 기술번호 : KST2015132048
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 프리차지(precharge), 평가(evaluaion) 및 방전(discharge)인 삼상 작동 모드인 로직 회로를 개시한다. 상기 로직 회로는 병렬로 연결된 제1 트랜지스터쌍 및 병렬로 연결된 제2 트랜지스터쌍이 대칭적으로 연결되고 평가단계(evaluaion phase) 동안 기능을 하는 평가단계 래치부, 상기 로직 회로의 동적 전류 소스원이고 제1 트랜지스터 및 제2 트랜지스터가 직렬로 연결되어 구성되는 동적 전류 모드부, 및 상기 제1 트랜지스터쌍에 연결된 출력단에 연결된 제1 방전단계 제어 트랜지스터, 상기 제2 트랜지스터쌍에 연결된 출력단에 연결된 제2 방전단계 제어 트랜지스터 및 상기 제1 트랜지스터 및 제2 트랜지스터의 사이에 연결된 제3 방전단계 제어 트랜지스터를 포함하는 방전단계 제어부를 포함한다. 출력 노드에서의 커패시턴스의 불균형으로 인해 입력값에 따라 충전 및 방전되는 전력량이 달라지는 부분을 해결하여 입력값에 상관없이 매 클럭마다 일정한 전력량이 소비된다.
Int. CL G06F 1/00 (2006.01) H03K 19/094 (2006.01)
CPC H03K 19/00338(2013.01) H03K 19/00338(2013.01)
출원번호/일자 1020100018692 (2010.03.02)
출원인 고려대학교 산학협력단
등록번호/일자 10-1065189-0000 (2011.09.08)
공개번호/일자 10-2011-0099585 (2011.09.08) 문서열기
공고번호/일자 (20110919) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.03.02)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 홍석희 대한민국 서울특별시 도봉구
2 김민수 대한민국 서울특별시 노원구
3 김현민 대한민국 서울특별시 성북구

대리인

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번호 이름 국적 주소
1 특허법인충현 대한민국 서울특별시 서초구 동산로 **, *층(양재동, 베델회관)

최종권리자

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.03.02 수리 (Accepted) 1-1-2010-0134096-53
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.08.12 수리 (Accepted) 4-1-2010-5149278-93
3 의견제출통지서
Notification of reason for refusal		 2011.04.14 발송처리완료 (Completion of Transmission) 9-5-2011-0200915-16
4 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2011.06.13 수리 (Accepted) 1-1-2011-0444814-12
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2011.07.13 수리 (Accepted) 1-1-2011-0539730-70
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.08.12 수리 (Accepted) 1-1-2011-0625390-90
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.08.12 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0625392-81
8 등록결정서
Decision to grant		 2011.08.29 발송처리완료 (Completion of Transmission) 9-5-2011-0486314-15
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.11 수리 (Accepted) 4-1-2014-5018243-16
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.04.22 수리 (Accepted) 4-1-2014-5049934-62
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.10.10 수리 (Accepted) 4-1-2019-5210941-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
프리차지(precharge), 평가(evaluaion) 및 방전(discharge)인 삼상 작동 모드인 로직 회로에 있어서, 병렬로 연결된 제1 트랜지스터쌍 및 병렬로 연결된 제2 트랜지스터쌍이 대칭적으로 연결되고 평가단계(evaluaion phase) 동안 기능을 하는 평가단계 래치부;상기 로직 회로의 동적 전류 소스원이고 제1 트랜지스터 및 제2 트랜지스터가 직렬로 연결되어 구성되는 동적 전류 모드부; 및 상기 제1 트랜지스터쌍에 연결된 출력단에 연결된 제1 방전단계 제어 트랜지스터, 상기 제2 트랜지스터쌍에 연결된 출력단에 연결된 제2 방전단계 제어 트랜지스터 및 상기 제1 트랜지스터 및 제2 트랜지스터의 사이에 연결된 제3 방전단계 제어 트랜지스터를 포함하고,상기 제1 방전단계 제어 트랜지스터 내지 제3 방전단계 제어 트랜지스터는 클럭 주기의 끝 부분에서 온(on)됨으로써 상기 출력단들의 커패시턴스를 균형있게 유지하는 것을 특징으로 하는 방전단계 제어부를 포함하는 로직 회로
2 2
제 1 항에 있어서,상기 제3 방전단계 제어 트랜지스터에 연결되고 온(on)되는 경우는 접지가 되고 오프(off)되는 경우는 커패시터가 되는 가상접지부를 더 포함하는 것을 특징으로 하는 로직 회로
3 3
제 2 항에 있어서,상기 가상접지부는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 로직 회로
4 4
제 1 항에 있어서,상기 제1 방전단계 제어 트랜지스터 내지 제3 방전단계 제어 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 로직 회로
5 5
제 1 항에 있어서,상기 제1 방전단계 제어 트랜지스터 내지 제3 방전단계 제어 트랜지스터는 매 클럭 신호에서 로(low)레벨 끝 부분과 하이(high)레벨 끝 부분에 10%에 해당하는 시간 동안 온되는 것을 특징으로 하는 로직 회로
6 6
제 1 항에 있어서,상기 제1 트랜지스터쌍 및 제2 트랜지스터쌍은 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 로직 회로
7 7
제 1 항 내지 제 6 항 중 어느 한 항에 따른 로직 회로가 탑재된 스마트 카드
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.