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읽기 명령에 따라 데이터를 출력하여 중앙 처리 장치로 전달하는 다수의 반도체 메모리 장치를 구비하는 멀티 칩 패키지에 있어서,상기 중앙 처리 장치에서 생성되는 외부 클럭 신호를 다수의 반도체 메모리 장치로 전달하기 위한 제1 관통 비아; 및상기 다수의 반도체 메모리 장치와 연결되며, 상기 다수의 반도체 메모리 장치 중 어느 하나에서 생성되는 반도체 메모리 장치에서 생성되는 공통 내부 클럭 신호를 나머지 반도체 메모리 장치로 전달하기 위한 제2 관통 비아을 구비하는 멀티 칩 패키지
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제1항에 있어서,상기 다수의 반도체 장치에서 출력되는 상기 데이터를 상기 중앙 처리 장치로 전달하기 위한 제3 관통 비아를 더 구비하는 멀티 칩 패키지
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제1 내부 클럭 신호를 생성하고, 상기 제1 내부 클럭 신호에 응답하여 자신의 데이터를 동기화시켜 출력하는 제1 반도체 메모리 장치;상기 제1 내부 클럭 신호를 전달하기 위한 신호 전달 라인; 및상기 신호 전달 라인으로부터 상기 제1 내부 클럭 신호를 전달받으며, 상기 신호 전달 라인에 반영되는 지연량을 보상하여 제2 내부 클럭 신호를 생성하고, 상기 제2 내부 클럭 신호에 응답하여 자신의 데이터를 동기화시켜 출력하는 제2 반도체 메모리 장치를 구비하는 멀티 칩 패키지
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제3항에 있어서,상기 제1 반도체 메모리 장치는 상기 제1 내부 클럭 신호를 버퍼링하여 출력하기 위한 출력 버퍼링부를 더 구비하고,상기 제2 반도체 메모리 장치는 상기 제1 내부 클럭 신호를 입력받아 버퍼링 하기 위한 입력 버퍼링부를 더 구비하는 것을 특징으로 하는 멀티 칩 패키지
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제3항에 있어서,상기 제2 반도체 메모리 장치는,상기 제2 내부 클럭 신호에 상기 신호 전달 라인의 지연량을 반영하여 피드백 클럭 신호를 생성하기 위한 지연 복제 모델링부;상기 제1 내부 클럭 신호와 상기 피드백 클럭 신호의 위상을 비교하기 위한 위상 비교부;상기 위상 비교부의 출력 신호에 대응하는 지연량을 외부 클럭 신호에 반영하여 상기 제2 내부 클럭 신호를 생성하기 위한 가변 지연부; 및상기 제2 내부 클럭 신호에 응답하여 자신의 데이터를 동기화시켜 출력하기 위한 데이터 동기화부를 구비하는 것을 특징으로 하는 멀티 칩 패키지
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제5항에 있어서,상기 제2 내부 클럭 신호는 상기 제2 반도체 메모리 장치의 실제 클럭 경로에 대응하는 지연량이 반영된 것을 특징으로 하는 멀티 칩 패키지
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제5항에 있어서,상기 제1 반도체 메모리 장치에서 상기 제1 내부 클럭 신호에 동기화되어 출력되는 데이터와 상기 데이터 동기화부의 출력 신호는 관통 비아를 통해 출력되는 것을 특징으로 하는 멀티 칩 패키지
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제3항에 있어서,상기 신호 전달 라인은 상기 제1 및 제2 반도체 메모리 장치와 연결된 관통 비아인 것을 특징으로 하는 멀티 칩 패키지
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다수의 반도체 메모리 장치 중 어느 하나의 반도체 메모리 장치에서 데이터를 동기화시키기 위한 공통 내부 클럭 신호를 생성하는 단계; 및상기 다수의 반도체 메모리 장치 중 나머지 반도체 메모리 장치에서 상기 공통 내부 클럭 신호를 소오스로 하여 외부 클럭 신호에 대응하는 동작을 수행하는 단계를 포함하는 멀티 칩 패키지의 동작 방법
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10
제9항에 있어서,상기 공통 내부 클럭 신호는 상기 다수의 반도체 메모리 장치와 연결된 관통 비아를 통해 전달되는 것을 특징으로 하는 멀티 칩 패키지의 동작 방법
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제10항에 있어서,상기 나머지 반도체 메모리 장치에서 상기 관통 비아에 반영되는 지연량만큼 상기 공통 내부 클럭 신호를 보상하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지의 동작 방법
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제9항에 있어서,상기 나머지 반도체 메모리 장치에서 상기 공통 내부 클럭 신호를 소오스로 하여 해당하는 내부 클럭 신호를 생성하는 단계를 더 포함하는 멀티 칩 패키지의 동작 방법
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13
제12항에 있어서,상기 어느 하나의 반도체 메모리 장치는 상기 공통 내부 클럭 신호에 응답하여 데이터를 출력하고, 상기 나머지 반도체 메모리 장치는 해당하는 내부 클럭 신호에 응답하여 데이터를 출력하는 것을 특징으로 하는 멀티 칩 패키지의 동작 방법
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다수의 반도체 메모리 장치를 구비하는 멀티 칩 패키지에 있어서,상기 다수의 반도체 메모리 장치 각각은,상기 다수의 반도체 메모리 장치 중 어느 하나의 반도체 메모리 장치에서 생성된 공통 내부 클럭 신호를 관통 비아를 통해 입력받기 위한 입력 버퍼링부;상기 입력 버퍼링부의 출력 신호와 피드백 클럭 신호를 비교하기 위한 위상 비교부;상기 위상 비교부의 출력 신호에 대응하는 지연량을 외부 클럭 신호에 반영하여 내부 클럭 신호를 생성하기 위한 가변 지연부;상기 내부 클럭 신호에 상기 관통 비아의 지연량을 반영하여 상기 피드백 클럭 신호를 생성하기 위한 지연 복제 모델링부;상기 공통 내부 클럭 신호를 생성하기 위한 공통 내부 클럭 신호 생성부;상기 공통 내부 클럭 신호를 상기 관통 비아를 통해 출력하기 위한 출력 버퍼링부; 및상기 공통 내부 클럭 신호 또는 내부 클럭 신호에 응답하여 데이터를 동기화시켜 출력하기 위한 데이터 동기화부를 구비하는 것을 특징으로 하는 멀티 칩 패키지
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제14항에 있어서, 상기 다수의 반도체 메모리 장치 중 공통 내부 클럭 신호를 생성하는 반도체 메모리 장치는 자신의 출력 버퍼링부를 활성화시키고, 나머지 반도체 메모리 장치는 자신의 입력 버퍼링부를 활성화시키는 것을 특징으로 하는 멀티 칩 패키지
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16
다수의 반도체 메모리 장치를 구비하는 멀티 칩 패키지에 있어서,상기 다수의 반도체 메모리 장치 각각은,외부 클럭 신호에 지연 제어 신호에 대응하는 지연량을 반영하여 출력하기 위한 공통 가변 지연부;상기 가변 지연부에서 출력되는 내부 클럭 신호를 관통 비아를 통해 출력하기 위한 출력 버퍼링부;상기 내부 클럭 신호에 응답하여 데이터를 동기화시켜 출력하기 위한 공통 데이터 동기화부;상기 내부 클럭 신호에 실제 클럭 경로를 모델링한 시간만큼 반영하여 제1 피드백 클럭 신호를 생성하기 위한 DLL 지연 복제 모델링부;상기 다수의 반도체 메모리 장치 중 어느 하나의 반도체 메모리 장치에서 생성된 공통 내부 클럭 신호에 상기 관통 비아의 지연량을 반영하여 제2 피드백 클럭 신호를 생성하기 위한 TSV 지연 복제 모델링부; 및읽기 명령에 응답하여 상기 외부 클럭 신호와 상기 제1 피드백 클럭 신호의 위상 차이를 비교하거나 상기 공통 내부 클럭 신호와 상기 제2 피드백 클럭 신호의 위상 차이를 비교하여 상기 지연 제어 신호를 생성하기 위한 지연 제어 신호 생성부를 구비하는 멀티 칩 패키지
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17
제16항에 있어서,상기 외부 클럭 신호를 버퍼링하기 위한 제1 버퍼링부; 및상기 공통 클럭 신호를 버퍼링하기 위한 제2 버퍼링부를 더 구비하는 멀티 칩 패키지
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18
제17항에 있어서,상기 제1 및 제2 버퍼링부는 상기 읽기 명령에 따라 활성화 여부가 결정되는 것을 특징으로 하는 멀티 칩 패키지
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제16항에 있어서,상기 읽기 명령은 상기 다수의 반도체 메모리 장치 각각에 대응하여 활성화되는 것을 특징으로 하는 멀티 칩 패키지
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20
제16항에 있어서,상기 지연 제어 신호 생성부는,상기 외부 클럭 신호와 상기 제1 피드백 클럭 신호의 위상 차이를 비교하기 위한 제1 위상 비교부;상기 공통 내부 클럭 신호와 상기 제2 피드백 클럭 신호의 위상 차이를 비교하기 위한 제2 위상 비교부; 및상기 읽기 명령에 따라 상기 제1 및 제2 위상 비교부의 출력 신호를 다중화하여 상기 지연 제어 신호로 출력하기 위한 다중화부를 구비하는 것을 특징으로 하는 멀티 칩 패키지
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21
제16항에 있어서, 상기 내부 클럭 신호는 해당하는 반도체 메모리 장치의 실제 클럭 경로에 대응하는 지연량이 반영된 것을 특징으로 하는 멀티 칩 패키지
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다수의 반도체 메모리 장치 각각에서 외부 클럭 신호를 소오스로 하여 내부 클럭 신호를 생성하는 제1 락킹 동작 수행 단계;상기 다수의 반도체 메모리 장치 중 어느 하나의 반도체 메모리 장치에서 생성된 내부 클럭 신호를 공통 내부 클럭 신호로 관통 비아를 통해 나머지 반도체 메모리 장치 각각에 입력하는 단계; 및상기 나머지 반도체 메모리 장치에서 상기 관통 비아에 반영되는 지연량만큼 상기 공통 내부 클럭 신호를 보상하고, 상기 공통 내부 클럭 신호를 소오스로 하여 해당하는 내부 클럭 신호를 생성하는 제2 락킹 동작 수행 단계를 포함하는 멀티 칩 패키지의 동작 방법
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제22항에 있어서,상기 제1 락킹 동작 수행 단계는,해당하는 반도체 메모리 장치의 실제 클럭 경로를 모델링한 시간만큼 반영된 제1 피드백 클럭 신호와 상기 외부 클럭 신호의 위상을 비교하는 단계; 및상기 위상을 비교하는 단계의 출력 신호에 대응하는 시간만큼 상기 외부 클럭 신호를 지연하여 상기 내부 클럭 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 멀티 칩 패키지의 동작 방법
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제22항에 있어서,상기 제2 락킹 동작 수행 단계는,상기 관통 비아에 반영되는 지연량만큼 반영된 제2 피드백 클럭 신호와 상기 공통 내부 클럭 신호의 위상을 비교하는 단계; 및상기 위상을 비교하는 단계의 출력 신호에 대응하는 시간만큼 상기 외부 클럭 신호를 지연하여 상기 해당하는 내부 클럭 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 멀티 칩 패키지의 동작 방법
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제24항에 있어서,상기 제2 피드백 클럭 신호는 해당하는 반도체 메모리 장치의 실제 클럭 경로에 대응하는 지연량이 반영된 것을 특징으로 하는 멀티 칩 패키지의 동작 방법
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제22항에 있어서,상기 어느 하나의 반도체 메모리 장치는 상기 제1 락킹 동작을 통해 생성된 상기 내부 클럭 신호에 응답하여 데이터를 출력하고, 상기 나머지 반도체 메모리 장치 각각은 상기 제1 락킹 동작 상태에서 상기 제2 락킹 동작을 반영하여 생성된 해당하는 내부 클럭 신호에 응답하여 데이터를 출력하는 것을 특징으로 하는 멀티 칩 패키지의 동작 방법
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