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듀티 제어 신호에 따라 입력 클럭 신호의 듀티 비를 변경시키기 위한 듀티 사이클 보정기;상기 입력 클럭 신호 및 상기 듀티 사이클 보정기로부터의 출력 클럭 신호를 기초로, 상기 출력 클럭 신호의 듀티 비를 검출하기 위한 듀티 사이클 검출기; 및상기 듀티 사이클 검출기에 의해 검출된 듀티 비 검출 신호에 따라 상기 듀티 제어 신호를 발생시키기 위한 디지털 컨트롤러를 포함하는 고속 듀티 사이클 보정 회로로서,상기 디지털 컨트롤러는상기 듀티 사이클 검출기에 의해 검출된 듀티 비 검출 신호에 따라 SAR(Successive Approximation Resister) 알고리즘을 수행하여 상기 듀티 제어 신호를 발생시키기 위한 SAR 알고리즘 컨트롤러를 포함하는 것을 특징으로 하는 고속 듀티 사이클 보정 회로
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제 1 항에 있어서, 상기 듀티 사이클 검출기는상기 출력 클럭 신호의 듀티 비 차이를 적분하기 위한 적분기; 및상기 적분기에 저장된 상기 듀티 비 차이를 증폭하여 상기 듀티 비 검출 신호를 발생시키기 위한 래치(Latch)를 포함하는 것을 특징으로 하는 고속 듀티 사이클 보정 회로
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제 1 항에 있어서, 상기 듀티 사이클 검출기는상기 입력 클럭 신호의 2배 분주된 신호의 선택 구간 동안 상기 출력 클럭 신호를 지연시키고, 상기 2배 분주된 신호의 비교 구간 동안 지연 신호를 출력시키기 위한 지연 신호 선택기; 상기 2배 분주된 신호를 인버팅하기 위한 인버터; 및상기 인버터로부터의 인버팅된 신호에 따라 상기 지연 신호 선택기로부터의 지연 신호를 상기 듀티 비 검출 신호로서 출력시키기 위한 D-플립플롭을 포함하는 것을 특징으로 하는고속 듀티 사이클 보정 회로
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제 4 항에 있어서, 상기 지연 신호 선택기는 상기 2배 분주된 신호에 따라 상기 출력 클럭 신호를 선택하기 위한 멀티플렉서; 상기 멀티플렉서로부터 출력되는 신호를 순차적으로 지연시키기 위해 직렬로 연결된 n개의 버퍼들;상기 n개의 버퍼들로부터의 지연 신호들에 따라 상기 출력 클럭 신호를 선택적으로 출력시키기 위한 n개의 D-플립플롭들; 상기 n개의 D-플립플롭들로부터 출력되는 신호들을 상호 비교하여 변이하는 부분을 찾기 위한 n개의 로직 회로들; 및상기 n개의 로직 회로들로부터 출력되는 신호들 중, 상기 출력 클럭 신호의 양의 듀티 양만큼 지연된 신호를 선택하기 위한 OR 게이트를 포함하는 것을 특징으로 하는 고속 듀티 사이클 보정 회로
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제 1 항, 제 3 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 듀티 사이클 보정기는상기 입력 클럭 신호를 인버팅하기 위한 인버터;상기 인버터로부터의 신호를 소정의 시간 동안 지연시키기 위한 더미 지연 셀(dummy delay line)을 포함하는 상승 에지 발생기; 및상기 듀티 제어 신호에 따라 가변 지연 셀의 크기를 제어하여 상기 입력 클럭 신호를 지연시키기 위한 하강 에지 발생기를 포함하는 것을 특징으로 하는고속 듀티 사이클 보정 회로
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제 1 항, 제 3 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 듀티 사이클 보정기는상기 입력 클럭 신호를 인버팅하기 위한 인버터;상기 인버터로부터의 신호 및 상기 입력 클럭 신호를 부호 신호에 따라 선택적으로 출력시키기 위한 멀티플렉서;상기 멀티플렉서로부터의 신호를 소정의 시간 동안 지연시키기 위한 더미 지연 셀(dummy delay line)를 포함하는 상승 에지 발생기; 및상기 듀티 제어 신호에 따라 가변 지연 셀의 크기를 제어하여 상기 멀티플렉서로부터의 신호를 지연시키기 위한 하강 에지 발생기를 포함하며,상기 부호 신호는 상기 입력 클럭 신호의 듀티 비에 대응하는 것을 특징으로 하는 고속 듀티 사이클 보정 회로
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