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디스플레이 포트의 디지털 엔코더에 있어서,SR(Scrambler Reset)-코드를 이용하여, 상기 디스플레이 포트의 링크 계층으로부터 전송된 데이터를 스크램블링하는 데이터 스크램블러;상기 스크램블링된 데이터에 스큐를 삽입하는 인터레인 스큐어; 및상기 인터레인 스큐어의 출력신호를 엔코딩하는 데이터 엔코더를 포함하며,상기 데이터 스크램블러, 상기 인터레인 스큐어 및 상기 데이터 엔코더는 파이프 라인 구조인디스플레이 포트의 디지털 엔코더
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제 1항에 있어서,상기 디스플레이 포트의 링크 확립을 위한 링크 트레이닝 심볼 신호를 생성하는 링크 트레이닝 패턴 생성기 를 더 포함하는 디스플레이 포트의 디지털 엔코더
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제 2항에 있어서,상기 디스플레이 포트의 설정 모드에 따라, 상기 엔코딩된 데이터 또는 상기 링크 트레이닝 심볼 신호를 트랜스미터로 출력하는 먹스를 더 포함하는 디스플레이 포트의 디지털 엔코더
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제 1항에 있어서,데이터 스크램블러는클럭의 1사이클에 상기 데이터 중 복수의 비트를 스크램블링하기 위한 병렬 선형 궤한 시프트 레지스터를 포함하며, 상기 병렬 선형 궤한 시프트 레지스터의 출력 신호 중 기 설정된 복수의 비트를 이용하여, 상기 데이터를 스크램블링하는디스플레이 포트의 디지털 엔코더
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제 4항에 있어서,상기 병렬 선형 궤한 시프트 레지스터는피드백되는 신호를 입력받도록 연결되며, 상기 클럭에 응답하여 상기 피드백되는 신호를 저장하는 복수의 플립플롭; 및상기 클럭의 1사이클에, 상기 복수의 플립플롭의 출력 신호를 상기 기 설정된 복수의 비트만큼 쉬프트하기 위한 룩 어헤드 논리회로(Look Ahead Logic)를 포함하는 디스플레이 포트의 디지털 엔코더
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제 1항에 있어서,상기 데이터 엔코더는8B10B 코딩 스킴에 따라, 상기 인터레인 스큐어의 출력신호를 엔코딩하는디스플레이 포트의 디지털 엔코더
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제 1항에 있어서,상기 링크 계층으로부터 전송된 데이터를 입력받아 저장하는 데이터 버퍼를 더 포함하는 디스플레이 포트의 디지털 엔코더
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디스플레이 포트의 디지털 디코더에 있어서,상기 디스플레이 포트의 디지털 엔코더로부터 전송된 입력 데이터를 디코딩하는 데이터 디코더;상기 디코딩된 데이터의 스큐를 제거하는 인터레인 디스큐어; 및상기 인터레인 디스큐어의 출력신호를 디스크램블링하는 데이터 디스크램블러를 포함하며,상기 데이터 디코더, 상기 인터레인 디스큐어 및 상기 데이터 디스크램블러는 파이프 라인 구조인디스플레이 포트의 디지털 디코더
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제 8항에 있어서,상기 데이터 디스크램블러는클럭의 1사이클에, 상기 입력 데이터 중 복수의 비트를 디스크램블링 하기위한 병렬 선형 궤한 시프트 레지스터를 포함하며, 상기 병렬 선형 궤한 시프트 레지스터의 출력 신호 중 기 설정된 복수의 비트를 이용하여, 상기 인터레인 디스큐어의 출력신호를 디스크램블링하는디스플레이 포트의 디지털 디코더
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제 9항에 있어서,상기 병렬 선형 궤환 시프트 레지스터는상기 입력 데이터에 포함된 스크램블링을 위한 코드 신호에 따라, 상기 디지털 엔코더의 데이터 스크램블러와의 동기화를 위해 기 설정된 값으로 리셋되는디스플레이 포트의 디지털 디코더
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제 9항에 있어서,상기 병렬 선형 궤한 시프트 레지스터는피드백되는 신호를 입력받도록 연결되며, 상기 클럭에 응답하여, 상기 피드백되는 신호를 저장하는 복수의 플립플롭; 및상기 클럭의 1사이클에, 상기 복수의 플립플롭의 출력 신호를 상기 기 설정된 복수의 비트만큼 쉬프트하기 위한 룩 어헤드 논리회로(Look Ahead Logic)를 포함하는 디스플레이 포트의 디지털 디코더
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제 8항에 있어서,상기 디지털 엔코더로부터 전송되는 상기 디스플레이 포트의 링크 확립을 위한 링크 트레이닝 심볼 신호에 따라, 상기 입력 데이터에 포함된 심볼 신호를 구분하기 위한 록킹 신호를 생성하는 록 검출기를 더 포함하는 디스플레이 포트의 디지털 디코더
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제 12항에 있어서,상기 록 검출기는병렬로 입력되는 상기 입력 데이터 중 상기 링크 트레이닝 심볼 신호의 위치를 나타내는 검출 신호를 생성하는 병렬 매칭 회로;상기 검출 신호에 따라 상기 입력 데이터를 시프트하는 배럴 시프터; 및상기 검출 신호를 이용하여, 상기 록킹 신호를 생성하는 제어부를 포함하는 디스플레이 포트의 디지털 디코더
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제 12항에 있어서,상기 록 검출기는클럭의 1사이클에, 병렬로 입력되는 상기 입력 데이터를 상기 디코딩 스킴에 따른 비트 수로 분할하여, 상기 링크 트레이닝 심볼 신호를 검출하는디스플레이 포트의 디지털 디코더
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