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SRAM 기반의 FPGA(Field Programmable Gate Array)에서 오류를 검출하는 논리회로에 있어서,
동일한 값을 가지는 데이터 0 과 데이터 1을 각각 입력받아, 상기 입력받은 데이터 0 및 데이터 1 각각에 대하여 시간 여분 기법을 이용하여 제1 출력 값을 생성하는 제1 회로부; 및
상기 제1 회로부로부터 상기 제1 출력 값을 입력받고, 상기 입력받은 제1 출력 값을 이용하여 시간 여분 비교 출력 값과 하드웨어 여분 비교 출력 값을 생성하고, 상기 생성한 시간 여분 비교 출력 값과 하드웨어 여분 비교 출력 값을 이용하여 상기 제1 회로부의 오류 지점을 검출하는 제2 회로부; 를 포함하는 SRAM 기반의 FPGA에서 오류를 검출하는 논리회로
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제1항에 있어서,
상기 제1 회로부의 상기 제1 출력 값은,
상기 데이터 0과 현재 클럭 값의 비교에 의해 생성되는 출력 값(이하, dr0이라 한다);
상기 데이터 0과 상기 현재 클럭 값을 기준으로 시간 지연된 클럭 값의 비교에 의해 생성되는 출력 값(이하, dr0_d이라 한다);
상기 데이터 1과 현재 클럭 값의 비교에 의해 생성되는 출력 값(이하, dr1이라 한다); 및
상기 데이터 1과 상기 현재 클럭 값을 기준으로 시간 지연된 클럭 값의 비교에 의해 생성되는 출력 값(이하, dr1_d이라 한다); 을 구비하는 것을 특징으로 하는 SRAM 기반의 FPGA에서 오류를 검출하는 논리회로
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제1항에 있어서,
상기 제2 회로부는, 상기 제1 회로부로부터 상기 제1 출력 값을 입력받고, 상기 입력받은 제1 출력 값을 이용하여 시간 여분 비교 출력 값과 하드웨어 여분 비교 출력 값을 생성하고, 상기 생성한 시간 여분 비교 출력 값과 하드웨어 여분 비교 출력 값을 이용하여 상기 제1 회로부의 오류 지점을 검출하는 검출부를 적어도 3개 이상 포함하는 것을 특징으로 하는 SRAM 기반의 FPGA에서 오류를 검출하는 논리회로
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제2항에 있어서,
상기 시간 여분 비교 출력 값은, 상기 dr0과 상기 dr0_d의 비교에 의해 출력된 값(이하, Tc0 이라 한다) 및 상기 dr1과 상기 dr1_d의 비교에 의해 출력된 값(이하, Tc1 이라 한다)을 구비하며,
상기 하드웨어 여분 비교 출력 값은, 상기 dr0과 상기 dr1의 비교에 의해 출력된 값(이하, Hc 라 한다) 및 상기 dr1과 상기 dr1_d의 비교에 의해 출력된 값(이하, Hcd 라 한다)을 구비하는 것을 특징으로 하는 SRAM 기반의 FPGA에서 오류를 검출하는 논리회로
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제4항에 있어서,
상기 Tc0, Tc1, Hc 및 Hcd 의 출력 값 유형에 따른 분석 테이블이 상기 제2 회로부 내에 저장되며, 오류 검출시 상기 분석 테이블을 이용하여 오류의 유형을 판단하는 것을 특징으로 하는 SRAM 기반의 FPGA에서 오류를 검출하는 논리회로
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SRAM 기반의 FPGA에서 오류 발생를 검출하여 복구하는 논리회로에 있어서,
동일한 값을 가지는 데이터 0 과 데이터 1을 각각 입력받아, 상기 입력받은 데이터 0 및 데이터 1 각각에 대하여 시간 여분 기법을 이용하여 제1 출력 값을 생성하는 제1 회로부;
상기 제1 회로부로부터 상기 제1 출력 값을 입력받고, 상기 입력받은 제1 출력 값을 이용하여 시간 여분 비교 출력 값과 하드웨어 여분 비교 출력 값을 생성하고, 상기 생성한 시간 여분 비교 출력 값과 하드웨어 여분 비교 출력 값을 이용하여 상기 제1 회로부의 오류 지점을 검출하는 제2 회로부; 및
적어도 3개 이상의 하드웨어 여분을 이용하여 적어도 3개 이상의 결과 값 중에서 다수의 값을 결과 값으로 출력함으로써, 검출된 오류를 복구하는 제3 회로부; 를 포함하는 SRAM 기반의 FPGA에서 오류를 검출하고 복구하는 논리회로
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제6항에 있어서,
상기 제3 회로부는, 3개의 하드웨어 여분을 이용하여 출력된 3개의 결과 값을 각각 입력받는 3개의 보터를 포함하는 삼중 모듈 여분 기법(TMR)으로 구성되며,
상기 3개의 보터 각각은 상기 보터를 통해 입력되는 3개의 결과 값 중 과반수에 해당하는 하나의 결과 값을 선택하는 것을 특징으로 하는 SRAM 기반의 FPGA에서 오류를 검출하고 복구하는 논리회로
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