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물리적 공격을 방어하는 암호화 장치 및 암호화 방법

  • 기술번호 : KST2015141290
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 보안 장치 및 보안 장치의 동작 방법이 제공된다. 보안 장치는 물리적 공격, 이를테면 IC 칩을 분해하여 메모리내의 암호키의 저장부분의 정보를 읽어내거나 마이크로 프로빙(Micro-probing)을 통하여 추출해내는 공격과 같은 보안상 공격에 대응하여, 암호화 알고리즘에 사용되는 암호키를 암호화 모듈 내부에 은닉하여 가지고 있을 수 있다. 암호키는 암호화 모듈 내부에 물리적인 암호키 모듈로서 포함될 수 있으며, 또한 암호키를 저장하고 있는 어떤 저장 매체가 상기 암호화 모듈 내에 포함되어 있을 수 있다. 따라서, 암호화를 위해 보안 장치 내의 버스(bus) 등을 통해 암호키가 전송되지 않는다.
Int. CL G06F 21/78 (2013.01.01) G06F 12/14 (2006.01.01) H04L 9/14 (2006.01.01)
CPC
출원번호/일자 1020110013269 (2011.02.15)
출원인 한양대학교 산학협력단
등록번호/일자 10-1118826-0000 (2012.02.14)
공개번호/일자
공고번호/일자 (20120420) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2011.02.15)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 김동규 대한민국 서울특별시 동대문구
2 최병덕 대한민국 서울특별시 강동구

대리인

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번호 이름 국적 주소
1 특허법인 무한 대한민국 서울특별시 강남구 언주로 ***, *층(역삼동,화물재단빌딩)

최종권리자

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번호 이름 국적 주소
1 주식회사 아이씨티케이 홀딩스 경기도 성남시 분당구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2011.02.15 수리 (Accepted) 1-1-2011-0107265-85
2 [우선심사신청]심사청구(우선심사신청)서
[Request for Preferential Examination] Request for Examination (Request for Preferential Examination)		 2011.06.07 수리 (Accepted) 1-1-2011-0424395-14
3 [우선심사신청]선행기술조사의뢰서
[Request for Preferential Examination] Request for Prior Art Search		 2011.06.08 수리 (Accepted) 9-1-9999-9999999-89
4 [우선심사신청]선행기술조사보고서
[Request for Preferential Examination] Report of Prior Art Search		 2011.06.10 수리 (Accepted) 9-1-2011-0047639-14
5 의견제출통지서
Notification of reason for refusal		 2011.08.23 발송처리완료 (Completion of Transmission) 9-5-2011-0473629-87
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.10.20 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0820790-13
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.10.20 수리 (Accepted) 1-1-2011-0820788-21
8 등록결정서
Decision to grant		 2011.11.30 발송처리완료 (Completion of Transmission) 9-5-2011-0703840-99
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
암호화 모듈을 포함하는 암호화 장치에 있어서,상기 암호화 모듈은 암호화할 입력 데이터를 입력 받아 암호 키를 이용한 암호화 알고리즘을 수행하며,상기 암호화 모듈은 PUF(Physically Unclonable Function) 형태로 구현되어 상기 암호 키를 제공하는 암호 키 모듈을 상기 암호화 모듈 내부에 포함하는, 암호화 장치
2 2
제1항에 있어서,상기 암호화 모듈은, 각각 서로 다른 암호 키를 제공하는 복수 개의 암호 키 모듈을 내부에 포함하며,상기 암호화 모듈은,상기 복수 개의 암호 키 모듈 중 어느 하나를 선택하는 암호 키 모듈 선택부; 및상기 선택된 암호 키 모듈이 제공하는 암호 키를 이용하여 상기 암호화 알고리즘을 수행하는 암호화부를 포함하는, 암호화 장치
3 3
제2항에 있어서,상기 암호 키 모듈 선택부는,상기 복수 개의 암호 키 모듈 중, 미리 부여된 식별 인덱스에 대응하는 암호 키 모듈을 선택하는, 암호화 장치
4 4
암호화 모듈을 포함하는 암호화 장치에 있어서,상기 암호화 모듈은 암호화할 입력 데이터를 입력 받아 암호 키를 이용한 암호화 알고리즘을 수행하며,상기 암호화 모듈은,각각 서로 다른 암호 키를 제공하는 복수 개의 암호 키 모듈;상기 복수 개의 암호 키 모듈 중 어느 하나를 선택하는 암호 키 모듈 선택부; 및상기 선택된 암호 키 모듈이 제공하는 암호 키를 이용하여 상기 암호화 알고리즘을 수행하는 암호화부를 상기 암호화 모듈 내에 포함하며,상기 암호화 모듈은 복수 개의 표준 셀을 포함하며, 상기 복수 개의 암호 키 모듈은 상기 암호화 모듈에 포함되는 복수 개의 표준 셀의 레이 아웃 중에 무작위의 위치에 배치되는, 암호화 장치
5 5
제1항에 있어서,상기 암호화 모듈은, 상기 암호화 모듈의 내부에 포함된 상기 암호 키 모듈이 제공하는 암호 키를 이용하여 상기 암호화 알고리즘을 수행하며,상기 암호 키 모듈이 제공하는 암호 키는 상기 암호화 모듈 외부로 유출되지 않고, 상기 암호화 알고리즘을 수행하기 위해 다른 추가적 암호화 키가 상기 암호화 모듈로 유입되지 않는, 암호화 장치
6 6
제2항에 있어서,상기 복수 개의 암호 키 모듈 중 적어도 일부는 미리 생성된 암호 키를 저장하였다가 제공하는 비휘발성 메모리 모듈인, 암호화 장치
7 7
삭제
8 8
암호화 모듈을 포함하는 암호화 장치에 있어서,상기 암호화 모듈은 암호화할 입력 데이터를 입력 받아 암호 키를 이용한 암호화 알고리즘을 수행하며,상기 암호화 모듈은,상기 암호 키를 제공하는 암호 키 모듈을 상기 암호화 모듈 내부에 포함하며,상기 암호 키 모듈은, 반도체 제조 공정에서 제공되는 디자인 룰을 의도적으로 위반하여 상기 암호 키 모듈 내의 노드 간의 단락여부가 확률적으로 결정되며, 상기 암호 키 모듈은 상기 노드 간의 단락여부를 독출한 결과에 따라 상기 암호 키를 생성하여 제공하는, 암호화 장치
9 9
제8항에 있어서,상기 암호 키 모듈 내의 노드는 반도체의 전도성 레이어이고,상기 디자인 룰은 상기 반도체의 전도성 레이어 사이에 형성되는 콘택 또는 비아(via)의 사이즈에 연관된 것이며, 상기 암호 키 모듈은, 상기 반도체의 전도성 레이어 사이에 형성되는 콘택 또는 비아(via)가 상기 전도성 레이어를 단락 하는지의 여부를 이용하여 상기 암호 키를 생성하여 제공하는, 암호화 장치
10 10
제9항에 있어서,상기 암호 키 모듈은, 반도체 제조 공정에서 제공되는 디자인 룰을 의도적으로 위반하여 상기 반도체의 전도성 레이어 사이에 형성되는 상기 콘택 또는 비아(via)가 상기 전도성 레이어를 단락 하는 확률과 단락 하지 못하는 확률의 차이가 소정의 오차 범위 내에 있도록 하는, 상기 콘택 또는 비아(via)의 사이즈를 갖는, 암호화 장치
11 11
제8항에 있어서,상기 암호 키 모듈은, 한 쌍의 전도성 레이어와 그 사이를 연결하는 하나의 콘택 또는 비아를 이용하여 1 비트의 디지털 값을 생성하는 단위 구조를 N 개 가지고 - 단, N은 자연수임 -, 상기 N 개의 단위 구조를 통해 생성한 N 비트의 디지털 값을 상기 암호 키로 생성하는, 암호화 장치
12 12
제11항에 있어서,상기 암호 키 모듈은, 상기 생성된 N 비트의 디지털 값을 k 개 단위로 그룹핑 하고 - 단, k는 자연수임 -, 그룹핑된 복수 개의 그룹들 중 제1 그룹 및 제2 그룹을 비교하여, 상기 제1 그룹에 포함된 k개의 디지털 비트로 구성된 값이 상기 제2 그룹에 포함된 k개의 디지털 비트로 구성된 값보다 큰 경우에 상기 제1 그룹과 상기 제2 그룹을 대표하는 디지털 값을 1로 결정하고, 반대의 경우에 상기 제1 그룹과 상기 제2 그룹을 대표하는 디지털 값을 0으로 결정하여, N/k 비트의 디지털 값을 상기 암호 키로 생성하는, 암호화 장치
13 13
제8항에 있어서,상기 암호 키 모듈 내의 노드는 반도체의 전도성 레이어이고,상기 디자인 룰은 상기 반도체의 전도성 레이어 사이의 간격(gap)에 연관된 것이며, 상기 암호 키 모듈은, 상기 반도체의 전도성 레이어 사이가 단락되는지의 여부를 이용하여 상기 암호 키를 생성하여 제공하는, 암호화 장치
14 14
암호화 모듈을 포함하는 암호화 장치에 있어서,상기 암호화 모듈은 암호화할 입력 데이터를 입력 받아 암호 키를 이용한 암호화 알고리즘을 수행하며,상기 암호화 모듈은,상기 암호 키를 제공하는 암호 키 모듈을 상기 암호화 모듈 내부에 포함하며,상기 암호 키 모듈은,각각 1 비트 - 단, N은 자연수임 - 의 디지털 값을 출력하는 N 개의 단위 셀을 포함하고,상기 N 개의 단위 셀의 각각은, 반도체 제조 공정 편차(Process variation)에 기반하여 1 비트의 디지털 값을 생성하여,상기 암호 키 모듈이 N 비트의 암호 키를 생성하여 제공하는, 암호화 장치
15 15
제14항에 있어서,상기 N 개의 단위 셀 중 제1 단위 셀은,제1 논리 임계치를 갖는 제1 인버터; 및제2 논리 임계치를 갖는 제2 인버터;를 포함하고,상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자는 제1 노드에 연결되고, 상기 제1 인버터의 출력 단자 및 상기 제2 인버터의 입력 단자는 제2 노드에 연결되어, 피드백 구조를 이루고,상기 제1 논리 임계치와 상기 제2 논리 임계치는 반도체 제조 공정 편차에 기반하여 서로 상이하며, 상기 제1 노드의 논리 레벨과 상기 제2 노드의 논리 레벨에 따라 상기 제1 단위 셀에 대응하는 1 비트 디지털 값이 결정되는, 암호화 장치
16 16
암호화 모듈을 포함하는 암호화 장치에 있어서,상기 암호화 모듈은 암호화할 입력 데이터를 입력 받아 암호 키를 이용한 암호화 알고리즘을 수행하며,상기 암호화 모듈은,상기 암호 키를 제공하는 암호 키 모듈을 상기 암호화 모듈 내부에 포함하며,상기 암호 키 모듈은,N 개(단, N은 자연수)의 차동 증폭기를 포함하고,상기 N 개의 차동 증폭기 중 제1 차동 증폭기에 있어서, 상기 제1 차동 증폭기의 두 개의 입력 단자가 단락되는 경우, 상기 제1 차동 증폭기의 두 개의 출력 단자의 논리 레벨은 반도체 제조 공정 편차에 기반하여 서로 상이하며, 상기 두 개의 출력 단자의 논리 레벨에 따라 상기 제1 차동 증폭기에 대응하는 1 비트 디지털 값이 결정되어,상기 암호 키 모듈이 N 비트의 암호 키를 생성하여 제공하는, 암호화 장치
17 17
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18 18
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19 19
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