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디지털 발진기;클럭 패턴 신호를 수신하고, 상기 클럭 패턴 신호에 기반하여 상기 디지털 발진기가 상기 클럭 패턴 신호의 주파수와 동일한 주파수를 갖는 클럭 신호를 출력하도록 제어하는 위상 고정 루프(Phase Locked Loop; PLL); 및입력 신호를 수신하고, 상기 클럭 신호의 위상 및 상기 입력 신호의 위상을 서로 간에 일치시키고 상기 클럭 신호를 샘플링의 클럭으로 사용함으로써 제1 샘플링된 신호를 생성하는 클럭 및 데이터 복원 루프(Clock and Data Recovery Loop; CDR Loop)를 포함하되,상기 위상 고정 루프는,상기 클럭 패턴 신호를 수신하고, 상기 클럭 패턴 신호를 n의 분주비로 분주함으로써 분주된 클럭 패턴 신호를 생성하는 제1 분주기;상기 클럭 신호를 m의 분주비로 분주함으로써 분주된 클럭 신호를 생성하는 제2 분주기;상기 분주된 클럭 패턴 신호 및 상기 분주된 클럭 신호의 주파수들 및 위상들을 서로 간에 비교하고 상기 비교의 결과에 대응하는 로직 신호를 출력하는 위상 주파수 검출기(Phase and Frequency Detector; PFD); 및상기 로직 신호를 수신하고, 상기 로직 신호에 기반하여 상기 디지털 발진기를 제어하는 제1 클럭 제어 신호를 출력하는 제1 디지털 루프 필터(Digital Loop Filter; DLF) 를 포함하고,상기 n은 1 보다 큰 실수이고, 상기 m은 1 보다 더 큰 실수인, 신호 처리 장치
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제1항에 있어서,상기 입력 신호는 일련의 비트들을 나타내고,상기 제1 샘플링된 신호는 복수의 비트들의 일련을 나타내는 신호 처리 장치
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제1항에 있어서,상기 제1 샘플링된 신호는 다중의 위상을 갖는 상기 클럭 신호를 사용하여 상기 입력 신호의 데이터를 샘플링함으로써 생성되는 신호 처리 장치
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제1항에 있어서,상기 클럭 패턴 신호의 주파수는 상기 입력 신호의 주파수와 동일한 신호 처리 장치
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제1항에 있어서,상기 클럭 패턴 신호는 논리 0 및 논리 1이 반복되는 더미 데이터를 나타내고, 상기 더미 데이터의 전송률은 상기 입력 신호가 나타내는 입력 데이터의 전송률과 동일한 신호 처리 장치
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제1항에 있어서,상기 디지털 발진기는 상기 제1 클럭 제어 신호에 따라 상기 클럭 신호의 주파수를 조정하는, 신호 처리 장치
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제6항에 있어서,제1 분주기는 1/10-분주기에 대응하고, 제2 분주기는 1/5-분주기에 대응하는 신호 처리 장치
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제6항에 있어서,상기 위상 주파수 검출기는 뱅뱅 위상 주파수 검출기(bang bang phase frequency detector)인 신호 처리 장치
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제6항에 있어서,상기 클럭 신호의 주파수 및 상기 클럭 패턴 신호의 주파수가 서로 간에 일치하는지 여부에 기반하여 락 신호를 출력하는 락 검출기(lock detector)를 더 포함하는 신호 처리 장치
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제9항에 있어서,상기 위상 고정 루프는 상기 디지털 발진기를 제어함으로써 상기 클럭 신호의 주파수를 상기 클럭 패턴 신호의 주파수로 고정시키고,상기 락 검출기는 상기 클럭 신호의 주파수가 상기 클럭 패턴 신호의 주파수로 고정되면 상기 위상 고정 루프의 동작을 중단시키는 신호를 상기 락 신호로서 출력하는 신호 처리 장치
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제9항에 있어서,상기 락 검출기가 상기 클럭 신호의 주파수 및 상기 클럭 패턴 신호의 주파수가 서로 간에 일치함을 나타내는 신호를 상기 락 신호로서 출력하면,상기 신호 처리 장치가 수신하는 신호가 상기 클럭 패턴 신호로부터 상기 입력 신호로 전환되는 신호 처리 장치
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제1항에 있어서,상기 클럭 및 데이터 복원 루프는상기 클럭 신호를 클럭으로 사용함으로써 상기 입력 신호에 대한 상기 제1 샘플링된 신호 및 제2 샘플링된 신호를 생성하는 샘플러;상기 제2 샘플링된 신호에 기반하여 상기 입력 신호 및 상기 클럭 신호의 위상들을 서로 간에 비교하고 상기 비교의 결과에 대응하는 위상 비교 신호를 생성하는 위상 검출기(Phase Detector; PD); 및상기 위상 비교 신호에 기반하여 상기 디지털 발진기를 제어하는 제2 클럭 제어 신호를 출력하는 제2 디지털 루프 필터를 포함하는 신호 처리 장치
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제12항에 있어서,상기 제2 샘플링된 신호는 다중의 위상을 갖는 상기 클럭 신호를 사용하여 상기 입력 신호의 데이터 및 에지(edge)를 샘플링함으로써 생성되는 신호 처리 장치
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제12항에 있어서,상기 샘플러는상기 클럭 신호의 라이징 에지(rising edge)에서 상기 입력 신호를 샘플링하는 신호 처리 장치
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위상 고정 루프(Phase Locked Loop; PLL)가 클럭 패턴 신호를 수신하고, 상기 클럭 패턴 신호에 기반하여 디지털 발진기가 상기 클럭 패턴 신호의 주파수와 동일한 주파수를 갖는 클럭 신호를 출력하도록 제어하는 단계; 및클럭 및 데이터 복원 루프(Clock and Data Recovery Loop; CDR Loop)가 입력 신호를 수신하고, 상기 클럭 신호의 위상 및 상기 입력 신호의 위상을 서로 간에 일치시키고, 상기 클럭 신호를 샘플링의 클럭으로 사용함으로써 제1 샘플링된 신호를 생성하는 단계를 포함하되,상기 위상 고정 루프는,상기 클럭 패턴 신호를 수신하고, 상기 클럭 패턴 신호를 n의 분주비로 분주함으로써 분주된 클럭 패턴 신호를 생성하는 제1 분주기;상기 클럭 신호를 m의 분주비로 분주함으로써 분주된 클럭 신호를 생성하는 제2 분주기;상기 분주된 클럭 패턴 신호 및 상기 분주된 클럭 신호의 주파수들 및 위상들을 서로 간에 비교하고 상기 비교의 결과에 대응하는 로직 신호를 출력하는 위상 주파수 검출기(Phase and Frequency Detector; PFD); 및상기 로직 신호를 수신하고, 상기 로직 신호에 기반하여 상기 디지털 발진기를 제어하는 제1 클럭 제어 신호를 출력하는 제1 디지털 루프 필터(Digital Loop Filter; DLF) 를 포함하고,상기 n은 1 보다 큰 실수이고, 상기 m은 1 보다 더 큰 실수인, 신호 처리 방법
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