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시그마-델타 동작 구간에서는 입력 전압 및 DAC 출력 전압에 응답하여 연산 증폭기 출력 전압을 발생하고, 싸이클릭 동작 구간에서는 피드백된 연산 증폭기 출력 전압 및 상기 DAC 출력 전압에 응답하여 상기 연산 증폭기 출력 전압을 발생하는 신호 처리부;상기 시그마-델타 동작 구간에서는 상기 연산 증폭기 출력 전압을 제1 기준 전압과 비교하여 DAC 제어 신호를 발생하고 상위 M 비트의 데이터를 획득하며, 상기 싸이클릭 동작 구간에서는 상기 연산 증폭기 출력 전압을 제2 및 제3 기준 전압과 비교하여 상기 DAC 제어 신호를 발생하고 하위 N 비트의 데이터를 획득하는 제어부; 및상기 DAC 제어 신호에 응답하여 상기 DAC 출력 전압을 발생하는 디지털 아날로그 컨버터를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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2 |
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제1항에 있어서,상기 제1 기준 전압은 접지 전압이고, 제2 기준 전압은 양의 기준값을 가지는 전압이고, 제3 기준 전압은 음의 기준값을 가지는 전압인 것을 특징으로 하는 아날로그 디지털 컨버터
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3 |
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제2항에 있어서, 상기 디지털 아날로그 컨버터는상기 시그마-델타 동작시에는 상기 양의 기준값의 4배의 값을 가지는 전압 또는 상기 음의 기준값의 4배의 값을 가지는 전압을 상기 DAC 출력 전압으로 출력하고, 상기 싸이클릭 동작시에는 양의 기준값의 4배의 값을 가지는 전압 또는 접지 전압 또는 상기 음의 기준값의 4배의 값을 가지는 전압을 상기 DAC 출력 전압으로 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터
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4
제2항에 있어서, 상기 디지털 아날로그 컨버터는상기 시그마-델타 동작시에는 상기 양의 기준값의 2배의 값을 가지는 전압 또는 상기 음의 기준값의 2배의 값을 가지는 전압을 상기 DAC 출력 전압으로 출력하고, 상기 싸이클릭 동작시에는 양의 기준값의 4배의 값을 가지는 전압 또는 접지 전압 또는 상기 음의 기준값의 4배의 값을 가지는 전압을 상기 DAC 출력 전압으로 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터
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5
제1항에 있어서, 상기 신호 처리부는제1 입력 단자가 접지 전압에 연결되고, 상기 연산 증폭기 출력 전압을 출력하는 연산 증폭기;상기 입력 전압이 인가되는 단자와 상기 DAC 출력 전압이 인가되는 DAC 출력 단자 사이에 연결된 제1 스위치;일측이 상기 DAC 출력 단자와 연결된 샘플링 커패시터;상기 샘플링 커패시터의 타측과 접지 전압 사이에 연결된 제2 스위치;상기 DAC 출력 단자와 상기 연산 증폭기의 출력 단자 사이에 연결된 제3 스위치;상기 샘플링 커패시터의 타측과 상기 연산 증폭기의 제2 입력 단자 사이에 연결된 제4 스위치;상기 연산 증폭기의 제2 입력 단자와 상기 연산 증폭기의 출력 단자 사이에 연결된 제1 피드백 커패시터;일측이 상기 연산 증폭기의 제2 입력 단자와 연결된 제5 스위치; 및상기 제5 스위치의 타측과 상기 연산 증폭기의 출력 단자 사이에 연결된 제2 피드백 커패시터를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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6 |
6
제5항에 있어서,상기 제2 스위치는 주기적으로 온오프되고, 상기 제5 스위치는 상기 시그마-델타 동작 구간에서는 온되고 상기 싸이클릭 동작 구간에서는 오프되고, 상기 제4 스위치는 주기적으로 온오프하되 상기 제2 스위치와 반대로 온오프되고, 상기 제1 스위치는 상기 시그마-델타 동작 구간에서 상기 제4 스위치와 동일한 타이밍에 온오프되고 상기 싸이클릭 동작 구간에서는 오프되고, 상기 제3 스위치는 상기 싸이클릭 동작 구간에서 상기 제4 스위치와 동일한 타이밍에 온오프되고 상기 시그마-델타 동작 구간에서는 오프되는 것을 특징으로 하는 아날로그 디지털 컨버터
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7
제5항에 있어서, 상기 신호 처리부는상기 연산 증폭기의 제2 입력 단자와 상기 연산 증폭기의 출력 단자 사이에 연결되고, 상기 시그마-델타 동작이 수행되기 전에 온되는 리셋 스위치를 더 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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8 |
8
제1항에 있어서, 상기 제어부는상기 연산 증폭기 출력 전압이 인가되는 단자와 연결된 제1 입력 단자를 구비하는 제1 비교기;상기 제1 기준 전압이 인가되는 단자와 상기 제1 비교기의 제2 입력 단자 사이에 연결되는 제1 스위치;상기 제2 기준 전압이 인가되는 단자와 상기 제1 비교기의 상기 제2 입력 단자 사이에 연결되는 제2 스위치;일측이 상기 연산 증폭기 출력 전압이 인가되는 단자와 연결된 제3 스위치;상기 제3 스위치의 타측과 연결된 제1 입력 단자 및 상기 제3 기준 전압이 인가되는 제2 입력 단자를 구비하는 제2 비교기를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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9
제8항에 있어서,상기 제1 스위치는 상기 시그마-델타 동작 구간에서 온되고 상기 싸이클릭 동작 구간에서는 오프되며, 상기 제2 스위치 및 상기 제3 스위치는 상기 시그마-델타 동작 구간에서는 오프되고 상기 싸이클릭 동작 구간에서는 온되는 것을 특징으로 하는 아날로그 디지털 컨버터
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10
제9항에 있어서, 상기 제어부는상기 제1 비교기의 출력 신호에 응답하여 제1 디지털 값 및 상기 상위 M 비트의 데이터를 출력하는 시그마-델타 제어기;상기 제1 비교기의 출력 신호 및 상기 제2 비교기의 출력 신호에 응답하여 제2 디지털 값 및 상기 하위 N 비트의 데이터를 출력하는 싸이클릭 제어기; 및상기 제1 디지털 값 및 상기 제2 디지털 값을 입력하여 상기 DAC 제어 신호를 출력하는 제어신호 발생기를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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11
제1항에 있어서, 상기 신호 처리부는제1 입력 단자가 접지 전압에 연결되고, 상기 연산 증폭기 출력 전압을 출력하는 연산 증폭기;상기 입력 전압이 인가되는 단자와 상기 DAC 출력 전압이 인가되는 DAC 출력 단자 사이에 연결된 제1 스위치;일측이 상기 DAC 출력 단자와 연결된 샘플링 커패시터;상기 샘플링 커패시터의 타측과 접지 전압 사이에 연결된 제2 스위치;상기 DAC 출력 단자와 상기 연산 증폭기의 출력 단자 사이에 연결된 제3 스위치; 및상기 연산 증폭기의 제2 입력 단자와 상기 연산 증폭기의 출력 단자 사이에 연결된 피드백 커패시터를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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12
제11항에 있어서,상기 제2 스위치는 주기적으로 온오프되고, 상기 제4 스위치는 주기적으로 온오프하되 상기 제2 스위치와 반대로 온오프되고, 상기 제1 스위치는 상기 시그마-델타 동작 구간에서 상기 제4 스위치와 동일한 타이밍에 온오프되고 상기 싸이클릭 동작 구간에서는 오프되고, 상기 제3 스위치는 상기 싸이클릭 동작 구간에서 상기 제4 스위치와 동일한 타이밍에 온오프되고 상기 시그마-델타 동작 구간에서는 오프되는 것을 특징으로 하는 아날로그 디지털 컨버터
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13
제11항에 있어서, 상기 신호 처리부는상기 연산 증폭기의 제2 입력 단자와 상기 연산 증폭기의 출력 단자 사이에 연결되고, 상기 시그마-델타 동작이 수행되기 전에 온되는 리셋 스위치를 더 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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14
제1항에 있어서, 상기 아날로그 디지털 컨버터는상기 상위 M 비트의 데이터 및 상기 N 비트의 데이터를 입력하고, 오차를 보정하여 M+N비트의 결과 데이터를 출력하는 오차 보정 회로를 더 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터
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15
외부로부터 입력되는 광에 따라 아날로그 신호를 출력하는 적어도 하나 이상의 화소를 구비하는 화소부; 및상기 아날로그 신호를 디지털 신호로 변환하는 적어도 하나 이상의 아날로그 디지털 컨버터를 구비하는 아날로그 디지털 컨버팅부를 구비하고,상기 적어도 하나 이상의 아날로그 디지털 컨버터는시그마-델타 동작 구간에서는 상기 아날로그 신호 및 DAC 출력 전압에 응답하여 연산 증폭기 출력 전압을 발생하고, 싸이클릭 동작 구간에서는 피드백된 연산 증폭기 출력 전압 및 상기 DAC 출력 전압에 응답하여 상기 연산 증폭기 출력 전압을 발생하는 신호 처리부;상기 시그마-델타 동작 구간에서는 상기 연산 증폭기 출력 전압을 제1 기준 전압과 비교하여 DAC 제어 신호를 발생하고 상위 M 비트의 데이터를 획득하며, 상기 싸이클릭 동작 구간에서는 상기 연산 증폭기 출력 전압을 제2 및 제3 기준 전압과 비교하여 상기 DAC 제어 신호를 발생하고 하위 N 비트의 데이터를 획득하는 제어부; 및상기 DAC 제어 신호에 응답하여 상기 DAC 출력 전압을 발생하는 디지털 아날로그 컨버터를 구비하는 것을 특징으로 하는 이미지 센서
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제15항에 있어서, 상기 화소부는매트릭스 형태로 배치된 복수개의 상기 화소들을 구비하는 것을 특징으로 하는 이미지 센서
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제16항에 있어서, 상기 이미지 센서는상기 복수개의 화소들 중 선택된 행에 배치된 화소들을 구동하기 위한 구동 신호를 출력하는 로우 드라이버를 더 구비하는 것을 특징으로 하는 이미지 센서
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제16항에 있어서, 상기 아날로그 디지털 컨버팅부는상기 복수개의 화소들이 배치된 행마다 상기 아날로그 디지털 컨버터를 구비하는 것을 특징으로 하는 이미지 센서
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제15항의 이미지 센서;상기 외부로부터 입력되는 광을 수집하여 수집된 광을 상기 화소부로 전달하는 광학부; 및 상기 디지털 신호를 입력하여 처리하거나 저장하는 데이터 처리부를 구비하는 것을 특징으로 하는 장치
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제19항에 있어서, 상기 장치는 디지털 카메라인 것을 특징으로 하는 장치
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입력 신호를 입력하여 출력 신호를 발생하는 내부 회로;외부로부터 상기 입력 신호가 입력되면 상기 내부 회로가 시그마-델타 아날로그 디지털 변환기로서 동작하도록 제어하고, 상기 출력 신호를 입력하여 상기 입력 신호에 대응하는 디지털 신호 중 상위 M 비트의 디지털 신호를 획득하는 시그마-델타 제어기; 및상기 상위 M 비트의 디지털 신호를 획득한 후, 상기 내부 회로가 싸이클릭 아날로그 디지털 변환기로서 동작하도록 제어하고, 상기 출력 신호를 입력하여 상기 디지털 신호 중 하위 N 비트의 디지털 신호를 획득하는 싸이클릭 제어기를 구비하는 것을 특징으로 하는 아날로그 디지털 변환기
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제21항에 있어서, 상기 내부 회로는상기 내부 회로가 시그마-델타 아날로그 디지털 변환기로서 동작할 때에는 상기 입력 신호 및 기준 전압에 응답하여 상기 출력 신호를 발생하고, 상기 내부 회로가 싸이클릭 아날로그 디지털 변환기로서 동작할 때에는 피드백된 상기 내부 회로의 출력 신호 및 기준 전압에 응답하여 상기 출력 신호를 발생하는 신호 처리부; 및상기 시그마-델타 제어기 및 상기 싸이클릭 제어기에 의해 제어되고, 상기 출력 신호의 크기에 따라 서로 다른 값을 가지는 상기 기준 전압을 발생하는 기준 전압 발생부를 구비하는 것을 특징으로 하는 아날로그 디지털 변환기
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