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공정편차를 이용한 식별 키 생성 장치 및 방법

  • 기술번호 : KST2015141458
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 제조 공정의 공정 편차에 의해, 물리적으로 복제 불가능한 회로(Physically Unclonable Function; PUF)를 구현한 전자 장치가 제공된다. 본 발명의 일실시예에 따르면, 상기 전자 장치는, 동일한 공정에서 단결정 실리콘 웨이퍼를 제외한 무기 또는 유기 재료 서브스트레이트, 이를테면 TFT가 집적되는 유리 재질의 디스플레이 패널 상에 생성되는 N 개의 단위 셀을 포함한다. 이 경우, 상기 N 개의 단위 셀의 각각은 비결정 실리콘(amorphous-Si), 다결정 실리콘(poly-Si), 산화 금속, 유기물 등으로 구성된 복수 개의 소자를 포함하고, 반도체 제조 공정의 공정 편차에 의해 생기는 상기 N 개의 단위 셀 각각에 포함된 복수 개의 소자들 간의 특성 차이를 이용하여, 상기 N 개의 단위 셀 각각으로부터 적어도 1비트의 디지털 값을 생성하여, 상기 전자 장치는 적어도 N 비트의 디지털 값을 생성한다.
Int. CL G06F 21/73 (2013.01.01) H04L 9/08 (2006.01.01) H01L 21/822 (2006.01.01)
CPC G06F 21/73(2013.01) G06F 21/73(2013.01) G06F 21/73(2013.01)
출원번호/일자 1020110029429 (2011.03.31)
출원인 한양대학교 산학협력단
등록번호/일자 10-1169172-0000 (2012.07.20)
공개번호/일자
공고번호/일자 (20120803) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호 1020120056861;
심사청구여부/일자 Y (2011.03.31)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 김동규 대한민국 서울특별시 동대문구
2 최병덕 대한민국 서울특별시 강동구
3 김태욱 대한민국 서울특별시 성동구

대리인

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번호 이름 국적 주소
1 특허법인 무한 대한민국 서울특별시 강남구 언주로 ***, *층(역삼동,화물재단빌딩)

최종권리자

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번호 이름 국적 주소
1 주식회사 아이씨티케이 홀딩스 경기도 성남시 분당구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2011.03.31 수리 (Accepted) 1-1-2011-0235196-46
2 [우선심사신청]심사청구(우선심사신청)서
[Request for Preferential Examination] Request for Examination (Request for Preferential Examination)
2011.11.09 수리 (Accepted) 1-1-2011-0884185-99
3 우선심사신청관련 서류제출서
Submission of Document Related to Request for Accelerated Examination
2011.11.30 수리 (Accepted) 1-1-2011-0953833-74
4 [우선심사신청]선행기술조사의뢰서
[Request for Preferential Examination] Request for Prior Art Search
2011.12.22 수리 (Accepted) 9-1-9999-9999999-89
5 [우선심사신청]선행기술조사보고서
[Request for Preferential Examination] Report of Prior Art Search
2011.12.26 수리 (Accepted) 9-1-2011-0099739-34
6 의견제출통지서
Notification of reason for refusal
2012.02.27 발송처리완료 (Completion of Transmission) 9-5-2012-0116038-19
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2012.04.26 수리 (Accepted) 1-1-2012-0333606-86
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2012.05.29 수리 (Accepted) 1-1-2012-0428399-13
9 [분할출원]특허출원서
[Divisional Application] Patent Application
2012.05.29 수리 (Accepted) 1-1-2012-0428577-44
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2012.05.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0428403-19
11 등록결정서
Decision to grant
2012.07.10 발송처리완료 (Completion of Transmission) 9-5-2012-0397655-37
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
전자 장치에 있어서,동일한 반도체 제조 공정에서, 금속 박막 호일, 플라스틱 및 유리 중 어느 하나의 서브스트레이트 상에 생성되는 N 개의 단위 셀을 포함하고 - 단, N은 자연수임 -,상기 N 개의 단위 셀 각각은, 반도체 제조 공정의 공정 편차에 의해 전기적 특성 값의 차이를 갖는 비정질 실리콘(amorphous-Si) 박막소자, 다결정 실리콘(poly-Si) 박막소자, 유기물 박막소자 및 산화물 박막소자 중 적어도 하나를 포함하며, 상기 N 개의 단위 셀 각각은 상기 전기적 특성 값의 차이를 이용하여 적어도 1비트의 디지털 값을 생성하는, 전자 장치
2 2
제1항에 있어서,상기 비정질 실리콘(amorphous-Si) 박막소자, 상기 다결정 실리콘(poly-Si) 박막소자, 상기 유기물 박막소자 및 상기 산화물 박막소자는 박막트랜지스터(Thin Film Transistor)인, 전자 장치
3 3
삭제
4 4
삭제
5 5
삭제
6 6
삭제
7 7
제1항에 있어서,상기 N 개의 단위 셀 중 제1 단위 셀에 포함된 소자는,제1 논리 임계치를 갖는 제1 인버터 - 상기 제1 논리 임계치는 상기 제1 인버터의 문턱전압임 - ; 및제2 논리 임계치를 갖는 제2 인버터 - 상기 제2 논리 임계치는 상기 제1 논리 임계치와는 상이하며 상기 제2 인버터의 문턱전압임 - 를 포함하고,상기 제1 인버터의 입력 단자 및 상기 제2 인버터의 출력 단자는 제1 노드에 연결되고, 상기 제1 인버터의 출력 단자 및 상기 제2 인버터의 입력 단자는 제2 노드에 연결되어, 피드백 구조를 이루고,상기 제1 논리 임계치와 상기 제2 논리 임계치는 상기 반도체 제조 공정의 공정 편차에 기반하여 서로 상이하며, 상기 제1 노드의 논리 레벨과 상기 제2 노드의 논리 레벨에 따라 상기 제1 단위 셀에 대응하는 1 비트 디지털 값이 결정되는, 전자 장치
8 8
제1항에 있어서,상기 N 개의 단위 셀 중 제1 단위 셀에 포함된 소자는,제1 차동 증폭기를 구성하고,상기 제1 차동 증폭기의 두 개의 입력 단자가 단락되는 경우, 상기 제1 차동 증폭기의 두 개의 출력 단자의 논리 레벨은 상기 반도체 제조 공정의 공정 편차에 기반하여 서로 상이하며, 상기 두 개의 출력 단자의 논리 레벨에 따라 상기 제1 단위 셀에 대응하는 1 비트 디지털 값이 결정되는, 전자 장치
9 9
제1항에 있어서,상기 N 개의 단위 셀 중 제1 단위 셀에 포함된 소자는,제1 SR 래치를 구성하고,상기 제1 SR 래치의 두 개의 입력 단자가 단락되는 경우, 상기 제1 SR 래치의 두 개의 출력 단자의 논리 레벨은 상기 반도체 제조 공정의 공정 편차에 기반하여 서로 상이하며, 상기 두 개의 출력 단자의 논리 레벨에 따라 상기 제1 단위 셀에 대응하는 1 비트 디지털 값이 결정되는, 전자 장치
10 10
전자 장치를 포함하는 보안 시스템에 있어서,상기 전자 장치는,동일한 반도체 제조 공정에서, 금속 박막 호일, 플라스틱 및 유리 중 어느 하나의 서브스트레이트 상에 생성되는 N 개의 단위 셀을 포함하고 - 단, N은 자연수임 -,상기 N 개의 단위 셀의 각각은, 반도체 제조 공정의 공정 편차에 의해 전기적 특성 값의 차이를 갖는 비정질 실리콘(amorphous-Si) 박막소자, 다결정 실리콘(poly-Si) 박막소자, 유기물 박막소자 및 산화물 박막소자 중 적어도 하나를 포함하며, 상기 N 개의 단위 셀 각각은 상기 전기적 특성 값의 차이를 이용하여 적어도 1비트의 디지털 값을 생성하고,상기 보안 시스템은, 상기 N 개의 단위 셀이 생성한 적어도 N 비트의 디지털 값을 암호 키로 이용하여 보안을 위한 암호화 알고리즘을 수행하는, 보안 시스템
11 11
제10항에 있어서,상기 비정질 실리콘(amorphous-Si) 박막소자, 상기 다결정 실리콘(poly-Si) 박막소자, 상기 유기물 박막소자 및 상기 산화물 박막소자는 박막트랜지스터(Thin Film Transistor)인, 보안시스템
12 12
삭제
13 13
삭제
14 14
삭제
15 15
제10항에 있어서,상기 서브스트레이트는 ISO/IEC (International Organization for Standardization/IEC) 7810 표준에 따른 ID-1 규격의 풀사이즈(Full-Size) 카드, ISO/IEC 표준에 따른 ID-000의 규격의 미니심(Mini-SIM) 카드, 및 ETSI TS 102 221 V9
16 16
삭제
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순번 패밀리번호 국가코드 국가명 종류
1 KR1020120114186 KR 대한민국 FAMILY
2 KR1020160145528 KR 대한민국 FAMILY

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