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1
n 개의 플립-플롭들 - n은 3 이상의 정수임 -; 및리셋부를 포함하고,상기 n 개의 플립-플롭들 중 제1 플립-플롭은 제1 클락 신호의 특정 에지가 입력되면 제2 논리로 세트되는 업 신호를 출력하고,상기 n 개의 플립-플롭들 중 직렬로 연결된 제2 플립-플롭 내지 제n 플립-플롭은 제2 클락 신호의 상기 특정 에지가 n-1번 입력되면 제2 논리로 세트되는 다운 신호를 출력하고,상기 리셋부는 상기 업 신호 및 상기 다운 신호가 모두 제2 논리이면, 상기 업 신호 및 상기 다운 신호가 모두 제1 논리가 되도록 상기 n 개의 플립-플롭들 각각을 리셋시키는, 위상 주파수 검출기
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| 2 |
2
제1항에 있어서,상기 n 개의 플립-플롭들 각각의 리셋 포트 R들은 각각 상기 리셋부의 출력 포트와 연결되고,상기 제1 플립-플롭의 입력 포트 D 및 제2 플립 플롭의 입력 포트 D는 전원 VDD와 연결되고,상기 제1 플립-플롭의 클락 포트 CK에는 상기 제1 클락 신호가 입력되고,상기 제1 플립-플롭의 출력 포트 Q는 상기 리셋부의 제1 입력 포트와 연결되고,상기 제2 플립-플롭 내지 상기 제n 플립-플롭 각각의 클락 포트 CK들에는 각각 상기 제2 클락 신호가 입력되고,상기 n 개의 D-플립-플롭들 중 제k 플립-플롭의 출력 포트 Q는 제k+1 플립-플롭의 입력 포트 D와 연결되고 - k는 2 이상 n - 1 이하의 정수임 -,상기 제n 플립-플롭의 출력 포트 Q는 상기 리셋부의 제2 입력 포트와 연결된, 위상 주파수 검출기
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| 3 |
3
제1항에 있어서,상기 n 개의 플립-플롭들 각각은 D 플립-플롭인, 위상 주파수 검출기
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제1항에 있어서,상기 제2 클락 신호의 주파수는 상기 제1 클락 신호의 주파수의 n - 1 배인, 위상 주파수 검출기
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5
제1항에 있어서,상기 제1 플립-플롭의 출력 포트 Q는 상기 제2 클락 신호의 위상이 상기 제1 클락 신호의 위상보다 느리다는 것을 나타내는 상기 업 신호를 출력하고, 상기 제 n 플립-플롭의 출력 포트 Q는 상기 제2 클락 신호의 위상이 상기 제1 클락 신호의 위상보다 빠르다는 것을 나타내는 상기 다운 신호를 출력하는, 위상 주파수 검출기
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6
제5항에 있어서,상기 위상 주파수 검출기는 상기 제1클락 신호가 상기 제1 플립-플롭에 의해 샘플링되는 시점 및 상기 제n-1 플립-플롭이 출력하는 신호가 상기 제n 플립-플롭에 의해 샘플링되는 시점을 비교하여 상기 업 신호의 값 및 상기 다운 신호의 값을 결정하는, 위상 주파수 검출기
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7
제1항에 있어서,상기 위상 주파수 검출기는 상기 하나 이상의 플립-플롭들 중 제3 플립-플롭 내지 상기 제n 플립-플롭 중 하나의 플립-플롭의 입력 포트 D를 상기 전원 VDD와 연결함으로써 상기 위상 주파수 검출기의 주파수 배수 개수(frequency multiplying ratio)를 조절하는, 위상 주파수 검출기
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8
업 신호 및 다운 신호를 입력받아 상기 업 신호 및 상기 다운 신호에 기반하여 제어 전압을 조절하는 전하 펌프;상기 제어 전압에 비례하는 주파수를 갖는 클락 신호를 출력하는 전압 제어 발진기 - 상기 클락 신호의 주파수는 기준 클락 신호의 주파수의 m 배이고, m은 2 이상의 정수임 -; 및상기 기준 클락 신호 및 상기 클락 신호를 입력받아 상기 클락 신호의 주파수가 상기 기준 클락 신호의 주파수의 m 배가 되도록 상기 업 신호의 값 및 상기 다운 신호의 값을 조절하여 출력하는 주파수 배수 위상 주파수 검출기를 포함하고,상기 주파수 배수 위상 주파수 검출기는,n 개의 플립-플롭들 - n은 m+1임 -; 및리셋부를 포함하고,상기 n 개의 플립-플롭들 중 제1 플립-플롭은 상기 업 신호를 출력하고,상기 n 개의 플립-플롭들 중 직렬로 연결된 제2 플립-플롭 내지 제n 플립-플롭은 상기 다운 신호를 출력하고,상기 리셋부는 상기 업 신호 및 상기 다운 신호가 모두 제2 논리이면, 상기 n 개의 플립-플롭들 각각을 리셋시키는, 위상 고정 루프
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9
제8항에 있어서,상기 n 개의 플립-플롭들 각각의 리셋 포트 R들은 각각 상기 리셋부의 출력 포트와 연결되고, 상기 제1 플립-플롭의 입력 포트 D 및 제2 플립 플롭의 입력 포트 D는 전원 VDD와 연결되고,상기 제1 플립-플롭의 클락 포트 CK에는 상기 기준 클락 신호가 입력되고,상기 제1 플립-플롭의 출력 포트 Q는 상기 리셋부의 제1 입력 포트와 연결되고,상기 제2 플립-플롭 내지 상기 제n 플립-플롭 각각의 클락 포트 CK들에는 각각 상기 클락 신호가 입력되고,상기 n 개의 D-플립-플롭들 중 제k 플립-플롭의 출력 포트 Q는 제k+1 플립-플롭의 입력 포트 D와 연결되고 - k는 2 이상 n - 1 이하의 정수임 -,상기 제n 플립-플롭의 출력 포트 Q는 상기 리셋부의 제2 입력 포트와 연결되고,상기 제1 플립-플롭의 출력 포트 Q는 상기 업 신호를 출력하고,상기 제n 플립-플롭의 출력 포트 Q는 상기 다운 신호를 출력하는, 위상 고정 루프
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10
제8항에 있어서,상기 주파수 배수 위상 주파수 검출기는, 상기 기준 클락 신호의 특정 에지가 입력되면 상기 업 신호의 값을 제1 논리에서 제2 논리로 변경하고, 상기 클락 신호의 상기 특정 에지가 상기 m 번 입력되면 상기 다운 신호의 값을 제1 논리에서 제2 논리로 변경하고, 상기 업 신호의 값 및 상기 다운 신호의 값이 모두 제2 논리이면 상기 업 신호의 값 및 상기 다운 신호의 값을 모두 제1 논리로 변경하는, 위상 고정 루프
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11
제8항에 있어서,상기 전하 펌프는, 상기 업 신호의 값이 제2 논리이면 상기 제어 전압을 증가시키고, 상기 다운 신호의 값이 제2 논리이면 상기 제어 전압을 감소시키는, 위상 고정 루프
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12
제8항에 있어서,제어 전압을 제공하는 캐패시터를 더 포함하고,상기 전하 펌프는 상기 캐패시터에 전류를 공급함으로써 상기 제어 전압을 증가시키고, 상기 캐패시터로부터 전류를 빼냄으로써 상기 제어 전압을 감소시키는, 위상 고정 루프
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13
제8항에 있어서,상기 클락 신호의 상승 엣지는 상기 기준 클락 신호의 상승 엣지에 비해 지연되지 않는, 위상 고정 루프
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14
제1 업 신호 및 제1 다운 신호를 입력받아 상기 제1 업 신호 및 상기 제1 다운 신호에 기반하여 제어 전압을 조절하는 제1 전하 펌프;제2 업 신호 및 제2 다운 신호를 입력받아 상기 제2업 신호 및 상기 제2 다운 신호에 기반하여 상기 제어 전압을 조절하는 제2 전하 펌프;상기 제어 전압에 비례하는 주파수를 갖는 클락 신호를 출력하는 전압 제어 발진기 - 상기 클락 신호의 주파수는 기준 클락 신호의 주파수의 m 배이고, m은 2 이상의 정수임 -;상기 기준 클락 신호 및 상기 클락 신호를 입력받아 상기 클락 신호의 주파수가 상기 기준 클락 신호의 주파수의 m 배가 되도록 상기 제1 업 신호의 값 및 상기 제1 다운 신호의 값을 조절하여 출력하는 주파수 배수 위상 주파수 검출기; 및상기 클락 신호 및 데이터 신호를 입력받아 상기 데이터를 상기 클락 신호에 동기화시킨 시간 조정된 데이터 신호를 출력하고, 상기 클락 신호 및 상기 데이터 신호 간의 위상차에 기반하여 상기 제2 업 신호의 값 및 상기 제2 다운 신호의 값을 조절하여 출력하는 위상 검출기를 포함하고,상기 주파수 배수 위상 주파수 검출기는,n 개의 플립-플롭들 - n은 m+1임 -; 및리셋부를 포함하고,상기 n 개의 플립-플롭들 중 제1 플립-플롭은 상기 제1 업 신호를 출력하고,상기 n 개의 플립-플롭들 중 직렬로 연결된 제2 플립-플롭 내지 제n 플립-플롭은 상기 제1 다운 신호를 출력하고,상기 리셋부는 상기 업 신호 및 상기 다운 신호가 모두 제2 논리이면, 상기 n 개의 플립-플롭들 각각을 리셋시키는,, , 클락 및 데이터 복원 회로
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15
제14항에 있어서,상기 n 개의 플립-플롭들 각각의 리셋 포트 R들은 각각 상기 리셋부의 출력 포트와 연결되고, 상기 n 개의 플립-플롭들 중 제1 플립-플롭의 입력 포트 D 및 제2 플립 플롭의 입력 포트 D는 전원 VDD와 연결되고,상기 제1 플립-플롭의 클락 포트 CK에는 상기 기준 클락 신호가 입력되고,상기 제1 플립-플롭의 출력 포트 Q는 상기 리셋부의 제1 입력 포트와 연결되고,상기 n 개의 플립-플롭들 중 제2 플립-플롭 내지 제n 플립-플롭 각각의 클락 포트 CK들에는 각각 상기 클락 신호가 입력되고,상기 n 개의 D-플립-플롭들 중 제k 플립-플롭의 출력 포트 Q는 제k+1 플립-플롭의 입력 포트 D와 연결되고 - k는 2 이상 n - 1 이하의 정수임 -,상기 제n 플립-플롭의 출력 포트 Q는 상기 리셋부의 제2 입력 포트와 연결되고,상기 제1 플립-플롭의 출력 포트 Q는 상기 제1 업 신호를 출력하고,상기 제n 플립-플롭의 출력 포트 Q는 상기 제1 다운 신호를 출력하는, 클락 및 데이터 복원 회로
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제14항에 있어서,상기 제어 전압은 제1 부분 제어 전압 및 제2 부분 제어 전압의 합이고,상기 제1 전하 펌프는 상기 제1 부분 제어 전압을 조절하고,상기 제2 전하 펌프는 상기 제2 부분 제어 전압을 조절하는, 클락 및 데이터 복원 회로
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17
제14항에 있어서,상기 주파수 배수 위상 주파수 검출기는, 상기 기준 클락 신호의 특정 에지가 입력되면 상기 제1 업 신호의 값을 제1 논리에서 제2 논리로 변경하고, 상기 클락 신호의 상기 특정 에지가 상기 m 번 입력되면 상기 제1 다운 신호의 값을 제1 논리에서 제2 논리로 변경하고, 상기 업 신호의 값 및 상기 다운 신호의 값이 모두 제2 논리이면 상기 제1 업 신호의 값 및 상기 제1 다운 신호의 값을 모두 제1 논리로 변경하는, 클락 및 데이터 복원 회로
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18
제14항에 있어서,상기 제1 전하 펌프는 상기 제1 업 신호의 값이 제2 논리 이면 상기 제어 전압을 증가시키고, 상기 제1 다운 신호의 값이 제2 논리이면 상기 제어 전압을 감소시키고,상기 제2 전하 펌프는 상기 제2 업 신호의 값이 제2 논리 이면 상기 제어 전압을 증가시키고, 상기 제2 다운 신호의 값이 제2 논리이면 상기 제어 전압을 감소시키는, 클락 및 데이터 복원 회로
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19
제14항에 있어서,상기 클락 신호의 상승 엣지는 상기 기준 클락 신호의 상승 엣지에 비해 지연되지 않는, 클락 및 데이터 복원 회로
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20
제14항에 있어서,상기 위상 검출기는, 상기 클락 신호의 하강 에지 및 상승 에지의 사이에 상기 데이터 신호가 천이되면 상기 제2 업 신호의 값을 제2 논리로 세트하고, 상기 클럭의 상승 에지 및 하강 에지의 사이에 상기 데이터 신호의 천이되면 상기 제2 다운 신호의 값을 제2 논리로 세트하는, 클락 및 데이터 복원 회로
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