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제1 노드와 제2 노드 사이에 연결되는 제1 코일;데이터 및 클럭 신호를 수신하고 상기 제1 코일에 접속되어 상기 클럭 신호에 응답하여 상기 데이터의 논리 값에 대응하는 전류가 상기 제1 코일에 흐르게 하는 송신 회로;상기 제1 코일과 유도 결합되는 제2 코일; 및 상기 제2 코일에 접속되어 상기 제2 코일에 유도되는 유도 전압으로부터 상기 데이터를 수신하는 수신 회로를 포함하며,상기 송신 회로는,상기 데이터 및 상기 클럭 신호의 논리 조합에 의해 제어되어, 전원 노드와 상기 제1 노드를 연결하는 제1 스위칭 소자;상기 데이터 및 상기 클럭 신호의 논리 조합에 의해 제어되어, 상기 전원 노드와 상기 제2 노드를 연결하는 제2 스위칭 소자;상기 데이터 및 상기 클럭 신호의 논리 조합에 의해 제어되어, 상기 제1 노드와 접지 노드를 연결하는 제3 스위칭 소자; 및상기 데이터 및 상기 클럭 신호의 논리 조합에 의해 제어되어, 상기 제2 노드와 상기 접지 노드를 연결하는 제4 스위칭 소자를 포함하고,상기 클럭 신호가 제1 레벨일 때 상기 제1 코일에 전류가 흐르며, 상기 제1 코일에 흐르는 전류의 방향은 상기 데이터의 논리 값에 의해 정해지는 것을 특징으로 하는 반도체 장치
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2
제1 항에 있어서, 상기 제1 노드와 상기 제2 노드를 DC 바이어싱하는 바이어스 회로를 더 포함하는 것을 특징으로 하는 반도체 장치
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3
제2 항에 있어서, 상기 바이어스 회로는 상기 송신 클럭 신호가 제2 레벨일 때, 상기 데이터의 논리 값에 대응하는 전류에 대응하는 리플 전류가 상기 제1 코일에 흐르게 하는 것을 특징으로 하는 반도체 장치
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4
제1 코일;데이터를 수신하고 상기 데이터의 논리 값에 따라 상기 제1 코일에 전류가 흐르게 하는 송신 회로;제3 노드와 제4 노드 사이에 연결되고 상기 제1 코일과 유도 결합되는 제2 코일; 및 제1 및 제2 클럭 신호들을 수신하고 상기 제2 코일에 접속되어 상기 제2 코일에 유도되는 유도 전압으로부터 상기 데이터를 수신하는 수신 회로를 포함하며,상기 수신 회로는,상기 제1 클럭 신호에 응답하여, 상기 제3 노드의 전압 레벨에 대응하는 신호를 적분하여 제5 노드로부터 제1 적분 신호를 출력하고 상기 제4 노드의 전압 레벨에 대응하는 신호를 적분하여 제6 노드로부터 제2 적분 신호를 출력하는 적분 회로; 및상기 제2 클럭 신호에 응답하여, 상기 제1 적분 신호에 대응하는 신호의 전압 레벨과 상기 제2 적분 신호에 대응하는 신호의 전압 레벨을 비교하고, 제7 노드로부터 제1 비교 신호를 출력하고 제8 노드로부터 제2 비교 신호를 출력하는 비교 회로를 포함하는 것을 특징으로 하는 반도체 장치
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5
제4 항에 있어서, 상기 수신 회로는, 상기 제3 노드의 전압 레벨을 증폭하여 제1 증폭 신호를 상기 제3 노드의 전압 레벨에 대응하는 신호로서 상기 적분 회로에 제공하고, 상기 제4 노드의 전압 레벨을 증폭하여 제2 증폭 신호를 상기 제4 노드의 전압 레벨에 대응하는 신호로서 상기 적분 회로에 제공하는 증폭 회로를 더 포함하는 것을 특징으로 하는 반도체 장치
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6
제4 항에 있어서, 상기 수신 회로는, 상기 제3 노드로부터 출력되는 신호를 저대역 통과 필터링하여 제1 필터링 신호를 상기 제3 노드의 전압 레벨에 대응하는 신호로서 상기 적분 회로에 제공하고, 상기 제4 노드로부터 출력되는 신호를 저대역 통과 필터링하여 제2 필터링 신호를 상기 제4 노드의 전압 레벨에 대응하는 신호로서 상기 적분 회로에 제공하는 필터 회로를 더 포함하는 것을 특징으로 하는 반도체 장치
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7
제4 항에 있어서, 상기 수신 회로는, 상기 제2 클럭 신호에 응답하여, 상기 제1 적분 신호를 샘플링하여 제1 샘플링 신호를 상기 제1 적분 신호에 대응하는 신호로서 상기 비교 회로에 제공하고, 상기 제2 적분 신호를 샘플링하여 제2 샘플링 신호를 상기 제2 적분 신호에 대응하는 신호로서 상기 비교 회로에 제공하는 샘플링 회로를 더 포함하는 것을 특징으로 하는 반도체 장치
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8
제4 항에 있어서, 상기 수신 회로는, 상기 제1 클럭 신호에 응답하여 상기 제5 노드와 상기 제6 노드를 등화시키는 제1 등화 회로, 및 상기 제2 클럭 신호에 응답하여 상기 제7 노드와 상기 제8 노드를 등화시키는 제2 등화 회로 중 적어도 하나를 더 포함하는 것을 특징으로 하는 반도체 장치
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9
제4 항에 있어서, 상기 수신 회로는, 제3 클럭 신호, 상기 제1 비교 신호 및 상기 제2 비교 신호를 수신하여, 상기 제1 비교 신호와 상기 제2 비교 신호를 상기 제3 수신 클럭 신호와 동기화함으로써 상기 데이터를 복원하는 클럭 동기화 회로를 더 포함하는 것을 특징으로 하는 반도체 장치
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10
제1 항 내지 제9 항 중 어느 한 항에 있어서, 상기 제1 코일 및 상기 송신 회로를 포함하는 제1 칩; 및상기 제1 칩과 이격하여 배치되고, 상기 제2 코일 및 상기 수신 회로를 포함하는 제2 칩을 더 포함하는 것을 특징으로 하는 반도체 장치
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