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기판 상에 p-Ge층을 성장시키는 제1단계와;상기 p-Ge층 상층에 산화막을 증착시켜, n+ Ge 영역 형성을 위하여 패터닝을 하는 제2단계와;상기 n+ Ge 영역 형성을 위한 패턴에 n형 도펀트를 이온 임플란테이션하여, n+ Ge 영역을 형성하는 제3단계와;상기 n+ Ge 영역 형성 후에 상기 p-Ge층 상층에 캡핑용 산화막을 형성하는 제4단계와;상기 캡핑용 산화막을 형성한 후 600℃~700℃에서 1시간 내지 3시간동안 열처리를 수행하는 제5단계와;상기 열처리 후 전극 형성을 위한 상기 캡핑용 산화막을 패터닝하고, 전극을 증착시킨 후 열처리하는 제6단계;를 포함하여 이루어지되,상기 제1단계의 p-Ge층은,실리콘(Si) 기판 위에 350℃~450℃, 7
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제 1항에 있어서, 상기 제6단계의 전극은,Ti, Ni, Pd, Pt, Ta, Cu, W, Co, Zr, Cr, Mn 및 Mo 중 어느 하나를 사용하는 것을 특징으로 하는 저마늄을 이용한 반도체 소자의 접합 영역에서의 결함 치유 방법
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제 1항에 있어서, 상기 제6단계의 전극 증착 후,400℃~500℃에서 30초~2분 동안 N2 분위기에서 열처리를 수행하여 저마나이드(germanide)층을 형성하는 것을 특징으로 하는 저마늄을 이용한 반도체 소자의 접합 영역에서의 결함 치유 방법
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기판 상에 p-Ge층을 성장시키는 제1단계와;상기 p-Ge층 상층에 n형 도펀트를 인시츄(in-situ) 도핑하여 n+ Ge층을 형성하는 제2단계와;n+ Ge 영역 형성을 위하여 패터닝을 한 후 에칭하여, n+ Ge 영역을 형성하는 제3단계와;상기 n+ Ge 영역 형성 후에 상기 p-Ge층 상층에 캡핑용 산화막을 형성하는 제4단계와;상기 캡핑용 산화막을 형성한 후 600℃~700℃에서 1시간 내지 3시간동안 열처리를 수행하는 제5단계와;상기 열처리 후 전극 형성을 위한 상기 캡핑용 산화막을 패터닝하고, 전극을 증착시킨 후 열처리하는 제6단계;를 포함하여 이루어진 것을 특징으로 하는 저마늄을 이용한 반도체 소자의 접합 영역에서의 결함 치유 방법
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제 5항에 있어서, 상기 상기 제1단계의 p-Ge층은,실리콘(Si) 기판 위에 350℃~450℃, 7
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제 5항에 있어서, 상기 제6단계의 전극은,Ti, Ni, Pd, Pt, Ta, Cu, W, Co, Zr, Cr, Mn 및 Mo 중 어느 하나를 사용하는 것을 특징으로 하는 저마늄을 이용한 반도체 소자의 접합 영역에서의 결함 치유 방법
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제 5항에 있어서, 상기 제6단계의 전극 증착 후,400℃~500℃에서 30초~2분 동안 N2 분위기에서 열처리를 수행하여 저마나이드(germanide)층을 형성하는 것을 특징으로 하는 저마늄을 이용한 반도체 소자의 접합 영역에서의 결함 치유 방법
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기판 상에 p-Ge층을 성장시키는 제1단계와;상기 p-Ge층 상층에 산화막을 증착시켜, n+ Ge 영역 형성을 위하여 패터닝을 하고 상기 산화막 또는 상기 산화막 및 p-Ge층을 에칭하는 제2단계와;상기 n+ Ge 영역 형성을 위하여 p-Ge층 상측으로 n형 도펀트를 인시츄(in-situ) 도핑하여 n+ Ge층을 형성하는 제3단계와;상기 n+ Ge층 형성 후에 상기 산화막 상층에 캡핑용 산화막을 형성하는 제4단계와;상기 캡핑용 산화막을 형성한 후 600℃~700℃에서 1시간 내지 3시간동안 열처리를 수행하는 제5단계와;상기 열처리 후 전극 형성을 위한 상기 캡핑용 산화막을 패터닝하고, 전극을 증착시킨 후 열처리하는 제6단계;를 포함하여 이루어지되,상기 제1단계의 p-Ge층은,실리콘(Si) 기판 위에 350℃~450℃, 7
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제 9항에 있어서, 상기 제6단계의 전극은,Ti, Ni, Pd, Pt, Ta, Cu, W, Co, Zr, Cr, Mn 및 Mo 중 어느 하나를 사용하는 것을 특징으로 하는 저마늄을 이용한 반도체 소자의 접합 영역에서의 결함 치유 방법
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제 9항에 있어서, 상기 제6단계의 전극 증착 후,400℃~500℃에서 30초~2분 동안 N2 분위기에서 열처리를 수행하여 저마나이드(germanide)층을 형성하는 것을 특징으로 하는 저마늄을 이용한 반도체 소자의 접합 영역에서의 결함 치유 방법
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