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두 개의 입력 신호들을 입력 받아 NAND 논리 연산을 수행하여 제1 출력 신호를 출력하는 NAND 게이트; 및 상기 제1 출력 신호를 인버팅하여 제2 출력 신호를 출력하는 DTMOS 인버터를 포함하고, 상기 NAND 게이트는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 DTMOS 인버터는 제5 트랜지스터 및 제6 트랜지스터를 포함하며, 상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터는 전원전압에 각각 연결되고, 상기 제1 트랜지스터의 드레인과 상기 제2 트랜지스터의 드레인이 서로 연결되며, 상기 제3 트랜지스터의 소스는 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 드레인에 각각 연결되고, 상기 제4 트랜지스터의 소스는 상기 제3 트랜지스터의 드레인에 연결되며, 상기 제4 트랜지스터의 드레인은 접지전압에 연결되며, 상기 제5 트랜지스터의 소스는 상기 전원전압에 연결되고, 상기 제6 트랜지스터의 소스는 상기 제5 트랜지스터의 드레인에 연결되며, 상기 제6 트랜지스터의 드레인은 상기 접지전압에 연결되고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는 각각 게이트와 바디가 직접 연결되며, 바디 전압은 게이트 전압에 의해 제어되고, 상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 소스는 상기 제1 트랜지스터의 바디, 상기 제2 트랜지스터의 바디, 상기 제3 트랜지스터의 바디 및 상기 제4 트랜지스터의 바디에 연결되며, 상기 제2 출력 신호를 이용하여 상기 NAND 게이트의 문턱전압을 조절하는, 슈미트 트리거 회로를 이용한 AND 게이트
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제1항에 있어서, 상기 문턱전압은 제1 문턱전압(VLH) 및 제2 문턱전압(VHL)을 포함하고, 상기 제1 문턱전압(VLH)은 상기 제2출력 신호가 로우에서 하이로 변하는 경우이고, 상기 제2 문턱전압(VHL)은 상기 제2출력 신호가 하이에서 로우로 변하는 경우인, 슈미트 트리거 회로를 이용한 AND 게이트
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제1항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 NMOS(N-channel metal oxide semiconductor)인, 슈미트 트리거 회로를 이용한 AND 게이트
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제1항에 있어서, 상기 제5 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고, 상기 제6 트랜지스터는 NMOS(N-channel metal oxide semiconductor)인, 슈미트 트리거 회로를 이용한 AND 게이트
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7
두 개의 입력 신호들을 입력 받아 NOR 논리 연산을 수행하여 제1 출력 신호를 출력하는 NOR 게이트; 및 상기 제1 출력 신호를 인버팅하여 제2 출력 신호를 출력하는 DTMOS 인버터를 포함하고, 상기 OR 게이트는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 DTMOS 인버터는 제5 트랜지스터 및 제6 트랜지스터를 포함하며, 상기 제1 트랜지스터의 소스는 전원전압에 연결되고, 상기 제2 트랜지스터의 소스는 상기 제1 트랜지스터의 드레인과 연결되며,상기 제3 트랜지스터의 소스와 상기 제4 트랜지스터의 소스는 상기 제2 트랜지스터의 드레인과 각각 연결되고, 상기 제3 트랜지스터의 드레인과 상기 제4 트랜지스터의 드레인은 접지전압과 각각 연결되며, 상기 제5 트랜지스터의 소스는 상기 전원전압에 연결되고, 상기 제6 트랜지스터의 소스는 상기 제5 트랜지스터의 드레인에 연결되며, 상기 제6 트랜지스터의 드레인은 상기 접지전압에 연결되고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터는 각각 게이트와 바디가 직접연결되며, 바디 전압은 게이트 전압에 의해 제어되고, 상기 제5 트랜지스터의 드레인 및 상기 제6 트랜지스터의 소스는 상기 제1 트랜지스터의 바디, 상기 제2 트랜지스터의 바디, 상기 제3 트랜지스터의 바디 및 상기 제4 트랜지스터의 바디에 연결되며, 상기 제2 출력 신호를 이용하여 상기 NOR 게이트의 문턱전압을 조절하는, 슈미트 트리거 회로를 이용한 OR 게이트
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제7항에 있어서, 상기 문턱전압은 제1 문턱전압(VLH) 및 제2 문턱전압(VHL)을 포함하고, 상기 제1 문턱전압(VLH)은 상기 제2출력 신호가 로우에서 하이로 변하는 경우이고, 상기 제2 문턱전압(VHL)은 상기 제2출력 신호가 하이에서 로우로 변하는 경우인, 슈미트 트리거 회로를 이용한 OR 게이트
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제7항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고, 상기 제3 트랜지스터와 상기 제4 트랜지스터는 NMOS(N-channel metal oxide semiconductor)인, 슈미트 트리거 회로를 이용한 OR 게이트
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제7항에 있어서, 상기 제5 트랜지스터는 PMOS(P-channel metal oxide semiconductor)이고, 상기 제6 트랜지스터는 NMOS(N-channel metal oxide semiconductor)인, 슈미트 트리거 회로를 이용한 OR 게이트
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