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입력 신호와 상기 입력 신호에서 1 심볼 지연된 입력 신호를 전송하는 전송부;상기 입력 신호를 전달하는 제1 전송 라인;상기 1 심볼 지연된 입력 신호를 전달하는 제2 전송 라인; 및상기 제1 및 제2 전송 라인들을 통해 전달되는 상기 입력 신호와 상기 1 심볼 지연된 입력 신호 사이의 전압 차를 센싱하여 수신하는 수신부를 구비하는 것을 특징으로 하는 인터컨넥터부
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제1항에 있어서, 상기 1 심볼 지연된 입력 신호는상기 입력 신호에서 클럭 신호의 1 사이클 지연된 신호인 것을 특징으로 하는 인터컨넥터부
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제1항에 있어서, 상기 전송부는상기 입력 신호를 입력하여 제1 전송 신호를 출력하는 제1 드라이버;상기 입력 신호를 지연시켜 상기 1 심볼 지연된 입력 신호를 출력하는 지연부; 및상기 1 심볼 지연된 입력 신호를 입력하여 제2 전송 신호를 출력하는 제2 드라이버를 구비하는 것을 특징으로 하는 인터컨넥터부
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제3항에 있어서, 상기 제1 또는 제2 드라이버는인버터로 구성되는 것을 특징으로 하는 인터컨넥터부
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제1항에 있어서, 상기 수신부는상기 입력 신호와 상기 1 심볼 지연된 입력 신호 사이의 전압 차를 센싱하여 제1 노드 신호와 제2 노드 신호를 발생하는 제1 센싱부; 및상기 제1 노드 신호와 상기 제2 노드 신호 사이의 전압 차를 센싱하여 제1 및 제2 수신 출력 신호들을 발생하는 제2 센싱부를 구비하는 것을 특징으로 하는 인터컨넥터부
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제5항에 있어서, 제1 센싱부는상기 입력 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터;상기 1 심볼 지연된 입력 신호가 그 게이트에 연결되는 제2 엔모스 트랜지스터;상기 제1 및 제2 엔모스 트랜지스터들의 소스들이 그 드레인에 연결되고, 클럭 신호가 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제3 엔모스 트랜지스터;상기 클럭 신호가 그 게이트에 연결되고, 전원 전압이 그 소스에 연결되고, 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되어 상기 제1 노드 신호로 발생되는 제1 피모스 트랜지스터; 및상기 클럭 신호가 그 게이트에 연결되고, 전원 전압이 그 소스에 연결되고,상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되어 상기 제2 노드 신호로 발생되는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 인타컨넥션부
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제5항에 있어서, 제2 센싱부는상기 제1 노드 신호가 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되고, 상기 제1 수신 출력 신호가 그 드레인에 연결되는 제1 엔모스 트랜지스터;상기 제2 노드 신호가 그 게이트에 연결되고, 상기 접지 전압이 그 소스에 연결되고, 상기 제2 수신 출력 신호가 그 드레인에 연결되는 제2 엔모스 트랜지스터;상기 제2 수신 출력 신호가 그 게이트에 연결되고, 상기 접지 전압이 그 소스에 연결되고, 상기 제1 수신 출력 신호가 그 드레인에 연결되는 제3 엔모스 트랜지스터;상기 제1 수신 출력 신호가 그 게이트에 연결되고, 상기 접지 전압이 그 소스에 연결되고, 상기 제2 수신 출력 신호가 그 드레인에 연결되는 제4 엔모스 트랜지스터;제2 이전 데이터 신호가 그 게이트에 연결되고, 상기 제1 수신 출력 신호가 그 드레인에 연결되는 제1 피모스 트랜지스터;제1 이전 데이터 신호가 그 게이트에 연결되고, 상기 제2 수신 출력 신호가 그 드레인에 연결되는 제2 피모스 트랜지스터;상기 제2 수신 출력 신호가 그 게이트에 연결되고, 상기 제1 수신 출력 신호가 그 드레인에 연결되는 제3 피모스 트랜지스터;상기 제1 수신 출력 신호가 그 게이트에 연결되고, 상기 제2 수신 출력 신호가 그 드레인에 연결되는 제4 피모스 트랜지스터; 및상기 클럭 신호가 그 게이트에 연결되고, 전원 전압이 그 소스에 연결되고, 상기 제1 내지 제4 피모스 트랜지스터들의 소스들이 그 드레인에 연결되는 제5 피모스 트랜지스터를 구비하는 것을 특징으로 하는 인터컨넥터부
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8
제1항에 있어서, 상기 제1 전송 라인은전원 전압에 접속되는 터미네이션 저항과 연결되는 것을 특징으로 하는 인터컨넥션부
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제1항에 있어서, 상기 제2 전송 라인은전원 전압에 접속되는 터미네이션 저항과 연결되는 것을 특징으로 하는 인터컨넥션부
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입력 신호와 상기 입력 신호에서 1 클럭 사이클 지연된 입력 신호를 전송하는 전송부;상기 입력 신호를 전달하는 제1 전송 라인;상기 1 클럭 사이클 지연된 입력 신호를 전달하는 제2 전송 라인; 및상기 제1 및 제2 전송 라인들을 통해 전달되는 상기 입력 신호와 상기 1 클럭 사이클 지연된 입력 신호를 수신하고, 상기 1 클럭 사이클 이전에 수신된 데이터 신호를 래치하고, 상기 입력 신호와 상기 1 클럭 사이클 지연된 입력 신호 사이의 전압 차를 센싱하고, 상기 입력 신호와 상기 1 클럭 사이클 지연된 입력 신호 사이의 전압 차가 소정 값보다 작을 경우, 상기 이전에 수신된 데이터를 현재 수신되는 데이터로 판단하는 수신부를 구비하는 것을 특징으로 하는 인터컨넥터부
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