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기판 상부에 형성된 제1 버퍼층;상기 제1 버퍼층 상부에 형성되고 소자가 형성되지 않을 영역의 상기 제1 버퍼층 일부가 노출되도록 패터닝된 제1 산화물층;상기 제1 산화층 상부에 형성된 제2 버퍼층;상기 제2 버퍼층 상부에 형성된 2DEG층;상기 2DEG층 상부에 형성된 장벽층; 및상기 장벽층 상부에 형성된 소스, 드레인 및 게이트 전극을 포함하여 이루어지는 고전자 이동도 트랜지스터
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제1항에 있어서,상기 제2 버퍼층, 2DEG층, 장벽층 및 패터닝된 제1 산화물층이 존재하지 않는 영역에 존재하며 제1 버퍼층 상부에 형성된 제2 산화물층 또는 이온주입층을 더 포함하는 고전자 이동도 트랜지스터
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제1항에 있어서,상기 장벽층 상부와 소스, 드레인 및 게이트 전극의 하부 사이에 절연층을 더 포함하는 고전자 이동도 트랜지스터
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제1항 내지 제3항 중 어느 한 항에 있어서,상기 제1 버퍼층 또는 제2 버퍼층은 질화갈륨(GaN)인 고전자 이동도 트랜지스터
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5
제1항 내지 제3항 중 어느 한 항에 있어서,상기 제1 산화물층은 실리콘 산화물인 고전자 이동도 트랜지스터
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6
제1항 내지 제3항 중 어느 한 항에 있어서,상기 장벽층은 AlxGa1-xN(0<x≤1)인 고전자 이동도 트랜지스터
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7
제2항에 있어서,상기 제2 산화물층은 실리콘 산화물인 고전자 이동도 트랜지스터
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8
기판 상부에 제1 버퍼층을 형성하는 단계;상기 제1 버퍼층 상부에 제1 산화물층을 형성한 후, 소자가 형성되지 않을 영역의 상기 제1 버퍼층 일부가 노출되도록 상기 제1 산화물층을 패터닝하는 단계;상기 제1 버퍼층의 상부에 제2 버퍼층을 형성하되 상기 제1 산화물층의 상부를 덮도록 과성장시키는 단계;상기 제2 버퍼층의 상부에 장벽층을 형성하여 제2 버퍼층 및 장벽층 사이에 2DEG층을 생성시키는 단계;상기 제1 산화물층, 제2 버퍼층, 2DEG층 및 장벽층이 아이솔레이션된 적층구조를 이루도록 아이솔레이션하는 단계; 및상기 아이솔레이션된 장벽층 상부에 소스, 드레인 및 게이트 전극을 형성하는 단계를 포함하는 고전자 이동도 트랜지스터의 제조방법
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제8항에 있어서,상기 아이솔레이션하는 단계는 상기 제2 버퍼층, 2DEG층 및 장벽층을 식각하여 상기 제1 버퍼층이 노출되도록하는 방법에 의해 이루어지는 고전자 이동도 트랜지스터의 제조방법
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10
제9항에 있어서,상기 아이솔레이션하는 단계는 상기 식각하는 단계 이후, 상기 제2 버퍼층, 2DEG층, 장벽층 및 패터닝된 제1 산화물층이 존재하지 않는 영역에 제2 산화물층을 형성하고 CMP 공정 또는 에치백 공정을 하여 평탄화하는 단계를 더 포함하는 고전자 이동도 트랜지스터의 제조방법
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제8항에 있어서,상기 아이솔레이션하는 단계는 상기 제2 버퍼층, 2DEG층 및 장벽층에 이온주입하는 방법에 의해 이루어지는 고전자 이동도 트랜지스터의 제조방법
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제8항에 있어서,상기 장벽층 상부와 소스, 드레인 및 게이트 전극의 하부 사이에 절연층을 더 포함하는 고전자 이동도 트랜지스터의 제조방법
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제8항 내지 제12항 중 어느 한 항에 있어서,상기 제1 버퍼층 또는 제2 버퍼층은 질화갈륨(GaN)인 고전자 이동도 트랜지스터의 제조방법
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제8항 내지 제12항 중 어느 한 항에 있어서,상기 제1 산화물층은 실리콘 산화물인 고전자 이동도 트랜지스터의 제조방법
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제8항 내지 제12항 중 어느 한 항에 있어서,상기 장벽층은 AlxGa1-xN(0<x≤1)인 고전자 이동도 트랜지스터의 제조방법
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제10항에 있어서,상기 제2 산화물층은 실리콘 산화물인 고전자 이동도 트랜지스터의 제조방법
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