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하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 N+형 소스, P형 바디(Body)와 N+형 드레인이 일렬로 접합되어 형성되어 있고; 상기 P형 바디 상부에 게이트 산화막이 형성되어 있고; 상기 게이트 산화막 상부에 게이트가 형성되어 있고; 상기 게이트와 바디가 도전성 라인에 의해 전기적으로 연결되어 있고; 상기 소스에 그라운드를 연결되고, 상기 드레인에 + 전압이 인가되도록 연결되며, 상기 하부 실리콘층에 - 전압이 인가되도록 연결된 것을 특징으로 하는 광 검출기
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하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 P+형 소스, N형 바디(Body)와 P+형 드레인이 일렬로 접합되어 형성되어 있고; 상기 N형 바디 상부에 게이트 산화막이 형성되어 있고; 상기 게이트 산화막 상부에 게이트가 형성되어 있고; 상기 게이트와 바디가 도전성 라인에 의해 전기적으로 연결되어 있고; 상기 소스에 그라운드를 연결되고, 상기 드레인에 - 전압이 인가되도록 연결되며, 상기 하부 실리콘층에 + 전압이 인가되도록 연결된 것을 특징으로 하는 광 검출기
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하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 N+형 소스, P형 바디(Body)와 N+형 드레인이 일렬로 접합되어 형성되어 있고; 상기 P형 바디 상부에 게이트 산화막이 형성되어 있고; 상기 게이트 산화막 상부에 게이트가 형성되어 있으며; 상기 소스 광 검출기를 준비하는 단계와;상기 게이트와 바디를 도전성 라인으로 전기적으로 연결시키는 단계와;상기 소스에 그라운드를 연결시키고, 상기 드레인에 + 전압을 인가시키는 단계와;상기 하부 실리콘층에 - 전압을 인가시키는 단계와;상기 바디에 광을 조사하는 단계로 구성된 광 검출기의 구동 방법
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제 3 항에 있어서, 상기 하부 실리콘층에 인가되는 전압은, -3V보다 크고, 0V보다 작은 것을 특징으로 하는 광 검출기의 구동 방법
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하부 실리콘층, 매몰 산화막(Buried oxide)과 상부 실리콘층으로 이루어진 SOI(Silicon-On-Insulator) 기판의 상부 실리콘층에 P+형 소스, N형 바디(Body)와 P+형 드레인이 일렬로 접합되어 형성되어 있고; 상기 N형 바디 상부에 게이트 산화막이 형성되어 있고; 상기 게이트 산화막 상부에 게이트가 형성되어 있으며; 상기 소스 광 검출기를 준비하는 단계와;상기 게이트와 바디를 도전성 라인으로 전기적으로 연결시키는 단계와;상기 소스에 그라운드를 연결시키고, 상기 드레인에 - 전압을 인가시키는 단계와;상기 하부 실리콘층에 + 전압을 인가시키는 단계와;상기 바디에 광을 조사하는 단계로 구성된 광 검출기의 구동 방법
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제 5 항에 있어서,상기 하부 실리콘층에 인가되는 전압은,0V보다 크고, +3V보다 작은 것을 특징으로 하는 광 검출기의 구동 방법
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제 5 항에 있어서,상기 하부 실리콘층에 인가되는 전압은,0V보다 크고, +3V보다 작은 것을 특징으로 하는 광 검출기의 구동 방법
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